低频数字电子线路课程设计正文

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1、低频与数字电路课程设计报告 1 一、任务技术指标 1.能显示小时、分钟和秒。 2.能进行 24 小时和 12 小时转换。 3.具有小时和分钟的校时功能。 二、总体设计思想 1.基本原理 数字电子钟由信号发生器.“时、分、秒”计数器，LED 数码管，校时电路等组成。工 作原理为时钟源用以产生稳定的脉冲信号， 作为数字钟的时间基准， 要求震荡频率为1HZ， 为标准秒脉冲。将标准秒脉冲信号送入“秒计数器”，该计数器采用 60 进制计数器，每累 计 60 秒发出一个“分脉冲”信号，该信号将作为“分计数器”的时钟脉冲。“分计数器”也采 用 60 进制计数器，每累计 60 分，发出一个“时脉冲”信号，该信

2、号将被送到“时计数器”。 “时计数器”可采用 12 和 24 进制转换的同步递增计数器。LED 数码管将“时、分、秒”计数 器的输出状态显示。校时电路是来对“时、分、秒”显示数字进行校对调整。 2.系统框图 图 1 系统框图 三、具体设计 1.总体设计电路 秒译码器 时译码器 时计数器 12/24 进制转换 分计数器 校 时 电 路 秒计数器 分频器 振荡器 分译码器 分显示 分显示 时显示 秒显示 低频与数字电路课程设计报告 2 U25A 74ALS38AM U25B 74ALS38AM U25C 74ALS38AM U25D 74ALS38AM U26A 74ALS38AM J4 Key

3、= Space J5 Key = Space VCC 5V U1A 74ALS38AM U2B 74ALS38AM U3C 74ALS38AM U4D 74ALS38AM U5A 74ALS38AM J1 Key = Space J2 Key = Space VCC 5V U7 74LS160D QA 14 QB 13 QC 12 QD 11 RCO 15 A 3 B 4 C 5 D 6 ENP 7 ENT 10 LOAD 9 CLR 1 CLK 2 U10 74LS160D QA 14 QB 13 QC 12 QD 11 RCO 15 A 3 B 4 C 5 D 6 ENP 7 ENT 10

4、 LOAD 9 CLR 1 CLK 2 U11 NC7S00_5V U12 4009BD_5V U13 DCD_HEX U14 DCD_HEX VCC 5V VCC 5V U15A 74S00D U16 74LS160D QA 14 QB 13 QC 12 QD 11 RCO 15 A 3 B 4 C 5 D 6 ENP 7 ENT 10 LOAD 9 CLR 1 CLK 2 U17 74LS160D QA 14 QB 13 QC 12 QD 11 RCO 15 A 3 B 4 C 5 D 6 ENP 7 ENT 10 LOAD 9 CLR 1 CLK 2 U18 NC7S00_5V U19

5、4009BD_5V U20 DCD_HEX U21 DCD_HEX U22A 74S00D U6A 74S02N U8 74LS160D QA 14 QB 13 QC 12 QD 11 RCO 15 A 3 B 4 C 5 D 6 ENP 7 ENT 10 LOAD 9 CLR 1 CLK 2 VCC 5V U9 DCD_HEX U23 74LS160D QA 14 QB 13 QC 12 QD 11 RCO 15 A 3 B 4 C 5 D 6 ENP 7 ENT 10 LOAD 9 CLR 1 CLK 2 U24 DCD_HEX U27A 74S10D U28A 74S00D J3 Key

6、 = Space U29A 74S02N U32 4060BD_5V O12 2 O13 3 RTC 10 O3 7 MR 12 RS 11 O4 5 O5 4 O6 6 O7 14 O8 13 O9 15 O11 1 CTC 9 X1 R26-32.768kHz R3 10k C3 22pF C4 22pF R4 330k R5 15M VSS 5V 图 2 总体电路 2.模块设计 （1）振荡器与分频器的设计 本设计由石英振荡器产生的 32768HZ 高频脉冲信号作为数字钟的时间基准。由 4060 作为分频器，产生秒脉冲频率。如下图： 图 3 秒脉冲信号发生器 （2）计数器的设计 分计数器和秒计数器相同都是六十进制计数器，将两片 74LS160 进行串行进位的连 接，采用置数法。时计数器是 24 进制计数器，仍可采用两片钟规模集成计数器 74LS160。 低频与数字电路课程设计报告 3 连接方式仍为串行进位方式进行，并采用清零法。电路图如下： 图 4 计数器 （3）译码器与显示电路 秒、分、时的显示分别采用两个数码管，分别显示各自的各位和十位，该数