EDA课程设计——基于VHDL语言的数字时钟设计

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1、一、设计要求 1 二、设计原理及框图 . 1 1、设计原理 1 2、结构框图 1 三、 设计过程 2 1、模块化设计 . 2 2、顶层文件生成 . 3 四、仿真调试过程. 4 1、各模块时序仿真图 4 2、仿真过程中遇到的问题 . 5 五、设计体会及收获 . 5 1 一、设计要求一、设计要求 1、稳定的显示时、分、秒。 2、当电路发生走时误差时，要求电路有校时功能。 3、电路有整点报时功能。报时声响为四低一高，最后一响高音正好为整点。 二、设计原理及框图二、设计原理及框图 1、设计原理、设计原理 系统框图由六个模块组成，分别为：秒、分、时计数模块，整点报时模块，LED 动态显示 扫描模块，调时

2、控制模块组成。其工作原理是:基准脉冲输入信号同时加到秒、分、时、分 隔符的脉冲输入端，采用并行计数的方式，秒的进位接到分的使能端上，秒的使能借到分隔 符的使能上，分得接到时的使能端上，完成秒、分、时和分隔符的循环计数。整点报时是根 据分的 A、B 输出同时为 0 时，整点报时模块输出高电平控制报时。LED 显示扫描模块根 据输入的扫描信号 CKDSP 轮流选通秒、分、时、分隔符的 8 位八段数码管，LED 显示译码 器完成计数器输出的 BCD 的译码。 2、结构框图、结构框图 显示模块 数字时钟 秒计时模块 分计时模块 时计时模块 整点报时 模 块 调时控制 模 块 2 三、三、 设计过程设计

3、过程 1、模块化设计、模块化设计 （1）秒计时模块 秒计时模块由一个 60 位计数器为主体构成， 其输入 输出端口组成为： Clk：计时时钟信号 Reset：异步清零信号 Setmin：分钟设置信号 Enmin：使能输出信号 Daout6:0：BCD 码输出 （2）分计时模块 分计时模块由一个 60 位计数器为主体构成， 其输入输 出端口组成为： Clk、clk1：计时时钟信号 Reset：异步清零信号 Sethour：小时设置信号 Enmin：使能输出信号 Daout6:0：BCD 码输出 （3）时计时模块 时计时模块由 24 位计数器为主体构成， 其输入输出端 口组成为： Clk：计时时钟

4、信号 Reset：异步清零信号 Daout6:0：BCD 码输出 （4）显示模块 系统时间输出由六个七段数码管显示。 显示的数据是各计时模块给出的 BCD 码。 3 （5）调时控制模块 该模块主要用于调节时、分显示，用于“对表” 。 （6）整点报时模块 在时钟整点的时候产生扬声器驱动信号。由时钟计 时模块中分钟的进行信号进行控制。当 contr_en 为 高电平时，将输入信号 clk 送到输出端 speak 用于 驱动扬声器， 同时在 clk 的控制下， 输出端 lamp20 进行循环移位。输出控制模块有扬声器控制器子模 块组成。 2、顶层文件生成、顶层文件生成 前面已经完成了电子时钟电路的各

5、个组成部分的设计， 下面把这些组成部分组装起来， 形成 完整的总体设计。该电子时钟的命名为 clock，其外部端 口如右图所示。 各个输入/ 输出端口的作用如下： （1） clk 为外部时钟信号，其频率为 1Hz，reset 为异 步清零信号. （2） sethour 和 setmin 分别为调时调分脉冲输入信 号 ，当 en_set 为高电平时， 每来一个 sethour 脉冲或 setmin 脉冲，时、分输出将分 别加 1； （3） second6.0为秒的个位和十位 BCD 码输出， min60为分钟的个位和十位 BCD 码输出，hour6.0 为小时的个位和十位 BCD 码输出，它们最

6、终中用来驱 动七段数码管，lamp2.0为花样显示输出信号，speak 为整点报时扬声器驱动信号 4 四、仿真调试过程四、仿真调试过程 1、各模块时序仿真图、各模块时序仿真图 （1）秒计数器仿真图 （2）分计数器仿真图 （3）时计数器仿真图 （4）整点报时仿真图 5 （5）调时调分仿真图 （6）LED 显示译码仿真图 2、仿真过程中遇到的问题、仿真过程中遇到的问题 （1）由于距离学习 EDA 技术课程的时间较长，遗忘了部分课程内容，对仿真软件不熟悉 造成多次仿真失败。就此问题我认真复习了所学的 EDA 相关课程，按照课本上介绍的步骤 重新进行了仿真，问题得以解决。 （2）因为仿真过程中对各部分时序波形应采取什么样的激励波形不清楚，给仿真过程带来 了较大的麻烦。通过查阅相关资料，阅读网上一些比较成熟的论文，确定了仿真过程中的相 关参数。 五、设计体会及收获五、设计体会及收获 本次课程设计我做出的数字时钟能够正确的进行整点报时， 显示时间， 但是对于调时调 分功能不能正确显示。经过努力，简易电子时钟的设计基本上算是完成了，在整个