EDA课程设计报告(多功能数字时钟的设计)

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1、 1 1 绪论 1.1 设计目的 本次设计的目的就是在掌握 EDA 实验开发系统的初步使用基础上， 了解 EDA 技术，加深对计算机体系结构的理解。通过学习的 VHDL 语言结合电子电路的设 计知识理论联系实际，掌握所学的课程知识，学习 VHDL 基本单元电路的综合设 计应用。通过对实用数字钟的设计，巩固和综合运用计算机原理的基本理论和方 法， 理论联系实际， 提高设计、 分析、 解决计算机技术实际问题的独立工作能力。 1.2 设计要求 （1）熟练掌握 VHDL 语言的结构特点并能运用到具体实际中。 （2）学会利用复杂的可编程逻辑器件进行简单的电子系统设计。 （3）熟悉并掌握基于 EDA 实验

2、开发系统设计实际问题的方法和步骤。 （4）通过设计过程提高自己运用所学知识来分析解决问题的能力。 1.3 设计内容 本课程设计中使用 Altera 公司的 EP2C35 系列的 FPGA 芯片，利用 SOPC-NIOSII-EP2C35 开发板上的资源和 QuartusII 软件，实现一个多功能数字 时钟。本设计的任务要求显示格式为 小时分钟秒钟，整点报时，报时时间 为 10 秒， 即从整点前 10 秒钟开始进行报时提示， 喇叭开始发声， 直到过整点时， 在 5 秒 LED 开始闪烁，过整点后，停止闪烁。系统时钟选择时钟模块的 10KHz， 要得到 1Hz 时钟信号，必须对系统时钟进行 10,

3、000 次分频。调整时间的的按键 用按键模块的 S1 和 S2，S1 调节小时，每按下一次，小时增加一个小时，S2 调 整分钟，每按下一次，分钟增加一分钟。另外用 S8 按键作为系统时钟复位，复 位后全部显示 000000。扩展内容：用 16*16 点阵显示实现日期的动态显示 用 44 键盘阵列键盘替换按键实现日期、时钟的调整，用液晶显示模块日期、 时间的显示。 1.4 设计环境 本次课题设计方要用到的开发环境是 Altera 公司的 EDA 设计工具软件 QuartusII。 Altera 公司的工作与 EDA 厂家紧密结合，使 QuartusII 软件可以与其它工 2 业标准的设计输入、

4、综合和校验工具相连接。 设计者可以使用 Altera 或标准 EDA 输入工具进行设计，使用 QuartusII 编译器对 Altera 器件的设计进行编译，并 使用 Altera 或其它 EDA 校验工具进行仿真。目前，QuartusII 支持与 Cadence,Mentor Graphics, Synopsys, Viewlogic 等 EDA 工具接口。 QuartusII的设计输入、处理和校验功能都集中在统一的开发环境下，这样 可以加快动态调试，缩短开发周期。 QuartusII软件支持多种硬件描述语言设计输入，包括VHDL,Verilog HDL和 Altera自己的硬件描述语言AH

5、DL。 QuartusII 软件提供丰富的库单元供设计调用，其中包括 74 系列的全部器 件和一些基本的逻辑门， 多种特殊的逻辑宏功能(Macro-Function)以及新型的参 数化的兆功能(Mage-Function).调用库单元进行设计，可以大大减轻工作量。 3 2 VHDL 简介 2.1VHDL 硬件描述语言简介 模块是VHDL的基本描述单位，用于描述某个设计的功能或结构及其与其他 模块通信的外部端口。一个设计的结构可使用开关级原语、门级原语和用户定义 的原语方式描述; 设计的数据流行为使用连续赋值语句进行描述; 时序行为使 用过程结构描述。一个模块可以在另一个模块中使用。 说明部分用

6、于定义不同的项，例如模块描述中使用的寄存器和参数。语句定 义设计的功能和结构。 说明部分和语句可以散布在模块中的任何地方； 但是变量、 寄存器、线网和参数等的说明部分必须在使用前出现。为了使模块描述清晰和具 有良好的可读性, 最好将所有的说明部分放在语句前。 本书中的所有实例都遵守 这一规范。 在模块中，可用下述方式描述一个设计： (1) 数据流方式; (2) 行为方式; (3) 结构方式; (4) 上述描述方式的混合。 VHDL模型中的所有时延都根据时间单位定义。 在顺序过程中出现的语句是过程赋值模块化的实例。 模块化过程赋值在下一 条语句执行前完成执行。过程赋值可以有一个可选的时延。 时延可以细分为两种类型: (1) 语句间时延: 这是时延语句执行的时延。 (2) 语句内时延: 这是右边表达式数值计算与左边表达式赋值间的时延。 在VHDL中可使用如下方式描述结构: (1) 内置门原语(在门级)； (2) 开关级原语(在晶体管级)； (3) 用户定义的原语(在门级)； (4) 模块实例 (创建层次结构)。 4 3 各模块电路及其简介 3.1 分频器模块