计算机组成原理课程设计—硬布线控制器的设计与实现

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1、硬布线控制器的设计与调试硬布线控制器的设计与调试 教学目的、任务与实验设备教学目的、任务与实验设备 教学目的教学目的 熟练掌握实验 5 和硬布线控制器的组成原理与应用。 复习和应用数据通路及逻辑表达式。 学习运用 ISP（在系统编程）技术进行设计和调试的基本步骤和方法，熟悉 集成开发软件中设计调试工具的使用，体会 ISP 技术相对于传统开发技术的优 点。 教学任务教学任务 按给定的数据格式和指令系统，在所提供的器件范围内，设计一台硬布线控 制器控制的模型计算机。 根据设计图纸，在通用实验台上进行组装，并调试成功。 在组装调试成功的基础上，整理出设计图纸和其他文件。 实验设备实验设备 C1 微操

2、作控制信号 结果反馈信息 Cn SKIP TJ 硬布线控制器硬布线控制器 （组合逻辑网络） ispLSI1032EispLSI1032E- -70LJ8470LJ84 指 令 译 码 模 块 节拍电位/节拍脉冲 发生器 指 令 寄 存 器 W1 W4 T1 T1 启动 停止 时钟 复位 B1 Bn 硬布线控制器结构方框图硬布线控制器结构方框图 2 TEC4 计算机组成原理实验系统一台 直流万用表一只 集成电路建议使用 ISP 芯片（一片 ispLSI1032） 。采用 ISP 器件，则需要一台 PC 机运行设计自动化软件(例如 ispEXPERT)作设计、编程和下载使用。 总体设计思路（描述指

3、令系统，给数据通路）总体设计思路（描述指令系统，给数据通路） 采用与模型计算机相同的指令系统，即 12 条机器指令。实验设计中采用该 指令系统的子集：去掉中断指令后的 3 条机器指令，只保留 9 条指令。 采用的数据通路和微程序控制器方案相同。 数据通路图数据通路图和数据通路控制信号和数据通路控制信号 ALU DR1DR2 MUX1MUX2 RF ER M1 M2 S2 S1 S0 T4 RS1、 RS0 WR1、 WR0 RD1、 RD0 WRD(T2) SW_BUS# LDER(T4) AR2 MUX3 AR1 RAM 数 据 端 口 指 令 端 口 CER CEL# LRW(T3) LD

4、AR2(T2) M3 LDAR1(T4) AR1_INC IAR IAR_BUS# LDIAR PC ALU2 R4 MUX4 LDR4(T2) M4 IR LDIR(T4) C、 INTQ RS1、 RS0 控 制 器 INS DBUS C 控 制 信 号 LDPC(T4) RD1、 RD0 WR1、 WR0 . . . LDDR2(T3) DBUS DBUS LDDR1(T3) RS_BUS# ALU_BUS SW0 SW7 图 4 数 据 通 路 总 体 图 B端 口A端 口 PC_ADD A端 口B端 口 PC_INC 3 控制器的设计思路控制器的设计思路 硬布线控制器能够实现控制功能

5、，关键在于它的组合逻辑译码电路。译码 电路的任务就是将一系列有关指令、时序等的输入信号，转化为一个个控制信 号，输出到各执行部件中。 根据硬布线控制器的基本原理，针对每个控制信号 S，可以列出它的译码 函数 S = f( Im, Mi, Tk, Bj )其中 Im 是机器指令操作码译码器的输出信号， Mi是节拍信号发生器的节拍信号，Tk是时序信号发生器的时序信号，Bj是状态 条件判断信号。 在 TEC4 计算机组成原理实验系统中，因为时序信号 Tk（T1T4）已经直接输 送给数据通路，所以译码电路不需 Tk 作为输入。又因为机器指令系统比较简单， 操作码只有位，不需要专门的操作码译码器，因此

6、Im 直接就是操作码，即指 令寄存器的 IR4IR7 信号。Mi 的来源就是时序模块的节拍信号，例如 W4W1。 Bj 的信号包括： 1.来自数据通路中运算器 ALU 的进位信号 C； 2.来自控制台的开关信号 SWC、SWB、SWA； 3.其他信号。 其中 C、SWC、SWA 和 SWB 信号在微程序控制器中同样存在，不用加以解释。由于 硬布线控制器设计和微程序控制器设计的不同需求和特点以及控制器的设计方 案的不同，可能需要其他信号，也可能不需要其他信号，根据设计方案而定。 每个控制信号的函数式都是上述输入信号的逻辑表达式， 因此可以用各种组合逻 辑构造电路网络，实现这些表达式的逻辑功能。理论上，只要对所有控制信号都 设计出译码函数，这个硬布线控制器的方案也就得到了。 根据要求，列出所需的控制台指令和机器指令根据要求，列出所需的控制台指令和机器指令 控 制 台 指控 制 台 指 令名称令名称 指令功能指令功能 指令格式指令格式 SWC SWB SWA KRR 读寄存器堆方式 1 0 0 KRD 读双端口存储器方式 0 0 1 KW