1、 EDAEDA 课程设计课程设计 一位全加器的一位全加器的设计设计 The design of one bit full adder 学校： 学院：电子与信息工程学院 班级： 姓名： 学号： 指导老师： 成绩： 摘要：摘要： 本设计主要是利用VHDL语言设计一个一位全加器,它由半加器 和或门两个模块组成。两个模块通过顶层元件例化连接到一起。 几个模块组成的整体能够实现全加器的功能，对所给数据，能够 准确快速地计算出其结果. 具体的该设计利用 VHDL 语言使用文本输入，新建工程，通过 设计输入、编译、仿真完成各种模块设计，然后生成元器件，再根据 元件例化完成各部分的整合，从而形成一个完整的全加
2、器,功能上很 好地被满足。 关键字：关键字：全加器 元件例化 Abstract: This design primarily uses VHDL language to design the one bit full adder, which is composed of two half adder and a OR gate. The two modules are connected by top Component instance. Finally, the whole of several parts achieve the function of full adder. For
3、given dates, it can calculate its consequence accurately and quickly. In detail, the design uses text input method by VHDL language to create new projects. By designing the input, compile, simulate, it complete various modules design and generate new components. Then it forms a complete one bit full
4、 adder by accomplishing the integration of all parts, according to component instance. And the function can be well satisfied. Key word: full adder component instance 一一. 原理（说明）原理（说明） 在计算机中 2 个二进制数之间的加减乘除算术运算都是由若干 加法运算实现的.全加器是算术逻辑运算的重要组成部分,对其深入探 索研究有重要的意义。 一位全加器及其表达式在将 2 个多位二进制数 相加时,除了最低位以外,每位都应该考虑来自低位的进位,即将2个对 应位的加数和来自低位的进位 3 个数相加,实现这种运算电路即是全 加器.设A是加数,B是被加数,CI是来自低位的进位,S是本位的和,CO 是向高位的进位.根据二进制数加法运算规则和要实现的逻辑功能,得 出一位全加器真值表, 全加器除了两个 1 位二进制数相加以外， 还与低位向本位的进位 数相加.表为全加器的真值表。 Ai Bi C
