1、 1 数数 字字 电电 子子 钟钟 设设 计计 2 目目 录录 一、目 录 2 二、 前言 3 内容摘要 . 3 设计要求 . 3 三、 方案设计 4 四、分工 五、 硬件设计及仿真 5 1 振荡器的设计 . 5 2 分频器的设计 . 7 3 时间计数器的设计 8 3.1 六十进制计数器 . 8 3.2 二十四进制计数器 . 9 4 译码器与显示器的设计 .10 5 校时电路 . 11 六、电路的总体设计 12 七、部分芯片介绍 13 部分芯片功能介绍 .13 1 74LS90N .13 2 555 14 八、 总结 16 3 前言前言 内容内容摘要摘要 数字钟是一个将“ 时”，“分”，“秒”
2、显示于人的视觉器官的计时装 置。它的计时周期为 24 小时，显示满刻度为 23 时 59分 59 秒。一个 基本的数字钟电路主要由秒信号发生器、“时、分、秒、”计数器、译 码器及显示器组成。由于采用纯数字硬件设计制作， 与传统的机械表 相比，它具有走时准，显示直观，无机械传动装置等特点。 本设计中的数字时钟采用数字电路实现对“时” 、 “分” 、 “秒” 的显示和调整。 通过采用各种集成数字芯片搭建电路来实现相应的功 能。具体用到了 555 震荡器，74LS90 及与非，异或等门集成芯片等。 该电路具有计时和校时的功能。 在对整个模块进行分析和画出总体电路图后， 对各模块进行仿真 并记录仿真所
3、观察到的结果。 实验证明该设计电路基本上能够符合设计要求。 设计要求设计要求 （1） 时钟的“时”要求用两位显示并用二十四小时制显示； （2） 时钟的“分” 、 “秒”要求各用两位显示； （3） 整个系统要有校时部分（可以手动，也可以自动） ，校时时不 能产生进位。 4 三、三、方案设计方案设计 时显示器分显示器秒显示器 时译码器分译码器秒译码器 时计数器分计数器秒计数器 校时电路 振荡器分频器 图1-1数字钟电路的系统框图 基本时钟电路 由上图可以看出，振荡器产生的信号经过分频器作为产生秒脉 冲，秒脉冲送入计数器，计数结果经过“时” 、 “分” 、 “秒” ，译码器， 显示器显示时间。其中振
4、荡器和分频器组成标准秒脉冲信号发生器， 由不同进制的计数器， 译码器和显示电路组成计时系统。秒信号送入 计数器进行计数，把累计的结果以“时” ， “分” 、 “秒”的数字显示出 来。 “时”显示由二十四进制计数器，译码器，显示器构成； “分” 、 5 “秒”显示分别由六十进制的计数器，译码器，显示器构成；校时电 路实现对时，分，秒的校准。 四、分工四、分工 四、四、硬件设计硬件设计及仿真及仿真 1 振荡器的设计振荡器的设计 振荡器是数字钟的核心。 振荡器的稳定度及频率的精确度决定了 数字钟计时的准确程度，通常选用石英晶体构成振荡器电路。一般来 说，振荡器的频率越高，计时器的精度越高。 在本设计
5、中振荡器采用的是由集成电路 555 与 RC 组成的多谐振荡 器。其电路图如下图 2-1-1： 6 接通电源后， 电容 C1 被充电， c v上升， 当 c v上升到大于 2/3 cc V时， 触发器被复位，放电管 T 导通，此时 0 v为低电平，电容 C1 通过 2 R和 T 放电，使 c v下降。当 c v下降到小于 1/3 cc V时，触发器被复位， 0 v反转 为高电平。电容器 C1 放点结束，所需时间为： 222 02 / 3 lnln 20.7 01 / 3 cc PL cc V tR CR CR C V 当 C1 放点结束时，T 截止，VCC 将通过 R1、R2 向电容器 C1
6、充电，vC 由 1/3VCC 上升到 2/3VCC 所需的时为： 121212 1 / 3 ()ln()ln 20.7() 2 / 3 cccc PH cccc VV tRRCRRCRRC VV 当 vC 上升到 2/3VCC 时，触发器又被复位发生翻转，如此周而 复始，在输出端就得到一个周期性的方波，其频率为 12 11.43 (2) PHPL f ttRRC 7 本设计中，由电路图和 f 的公式可以算出，微调 R3=60k 左右， 其输出的频率为 f=1000Hz. 2 分频器分频器的设计的设计 通常，数字钟的晶体振荡器输出频率较高，为了得到 1z 的秒 信号输入，需要对振荡器的输出信号进行分频。 分频器的功能主要有两个： 一个是产生标准脉冲信号； 二是提供 功能扩展电路所需要的信号。 本设计中，由于振荡器产生的信号频率太高， 要得到标准的秒信 号，就需要对所得的信号进行分频。这里所采用的分频电路也是 3个 中规模计数器 74LS90N 来构成的 3 级 1/10 分频。 其电路如下图 2-2-1 所示： 8 由上图可以看出，
