1、基于基于 SOPC 技术实现数字闹钟技术实现数字闹钟 一、课题简介一、课题简介 SOPC 技术是美国 Altrea 公司于 2000 年最早提出的， 并同时推出了相应的开发软件 Quartus II。 SOPC 是基于 FPGA 解决方案的 SOC， 与 ASIC 的 SOC 解决方案相比， SOPC 系统及其开发技术具 有更多的特色， 构成 SOPC 的方案有多种途径， 我们主要用到的是： 基于 FPGA 嵌入 IP 硬核的 SOPC 系统 1基于基于 FPGA 嵌入嵌入 IP 硬核的硬核的 SOPC 系统系统 即在 FPGA 中预先植入嵌入式系统处理器。目前最为常用的嵌入式系统大多采用了含
2、有 ARM 的 32 位知识产权处理器核的器件。尽管由这些器件构成的嵌入式系统有很强的功能，但为了使系 统更为灵活完备，功能更为强大，对更多任务的完成具有更好的适应性，通常必须为此处理器配置 许多接口器件才能构成一个完整的应用系统。如除配置常规的 SRAM、DRAM、Flash 外，还必须 配置网络通信接口、串行通信接口、USB 接口、VGA 接口、PS/2 接口或其他专用接口等。这样会 增加整个系统的体积、功耗，而降低系统的可靠性。但是如果将 ARM 或其他知识产权核，以硬核 方式植入 FPGA 中，利用 FPGA 中的可编程逻辑资源和 IP 软核，直接利用 FPGA 中的逻辑宏单元 来构成
3、该嵌入式系统处理器的接口功能模块，就能很好地解决这些问题。 2基于基于 FPGA 嵌入嵌入 IP 软核的软核的 SOPC 系统系统 这种 SOPC 系统是指在 FPGA 中植入软核处理器，如：NIOS II 核等。用户可以根据设计的要求，利 用相应的 EDA 工具，对 NIOS II 及其外围设备进行构建，使该嵌入式系统在硬件结构、功能特点、资 源占用等方面全面满足用户系统设计的要求。 二、数字闹钟的工作原理及设计过程二、数字闹钟的工作原理及设计过程 1 1、工作原理、工作原理 数字闹钟组成结构数字闹钟组成结构 数字闹钟一般由振荡器、分频器、计数器、译码器、显示器及部分扩展电路等组成。 1.1
4、 1.1 振荡器振荡器 振荡器是数字电子钟的核心，其作用是产生一个频率标准，即时间标准信号，然后再由分频器 生成秒脉冲，所以，振荡器频率的精度和稳定度就基本决定了数字电子钟的准确度，为产生稳定的 时间标准信号， 一般采用石英晶体振荡器。 从数字电子钟的精度考虑， 振荡频率越高记数精度越高。 但这回使振荡器的耗电量增大， 分频器级数增多。 所以在确定频率时应同时考虑这两方面的因素再 选择器材。如果精度要求不是很高的话我们可以采用由集成逻辑门与 RC 组成的时钟源振荡器或由 集成电路定时器 555 与 RC 组成的多谐振荡器。一般而言，选用石英晶体振荡器所选用的晶振频率 为 32768Hz,再通过
5、 15 级 2 分频集成电路得到 1Hz 的标准秒脉冲。 1.2 1.2 分频器分频器 振荡器产生的时标信号频率很高，要使它变成用来计时的“秒”信号，需要若干级分频电路， 分频器的级数和每级分频次数要根据时标信号的频率来决定。 其功能主要有两个： 一是产生标准秒 脉冲信号，二是提供功能扩展电路所需的信号。 1.3 1.3 计数器计数器 有了“秒”信号了就可以根据 60 秒为一分，60 分为一小时，24 小时为一天的进制，分别选定 没“秒” 、 “分” 、 “时”的计数器。从这些计数器的输出可得到一分、一小时、一天的时间进位信号。 在秒计数器钟因为是 60 进制通常用两个十进制计数器的集成片组成
6、，其中秒个位是十进制的、十 位是 6 进制的。可采用反馈归零法变“秒”十位为 6 进制，实现秒的 60 进制，同样，分计数器的 与秒的一样，只是时计数器里需要变成 24 进制，也用反馈归零法实现。 1.4 1.4 译码器及显示器译码器及显示器 因为计数器全部采用 8421BCD 码十进制计数集成芯片，所以“秒” 、 “分” 、 “时”的个位和十位 都有四个状态输出端（Qa、Qb、Qc、Qd） 。将这些输出端接至专门设计制造的译码电路，就可产生 驱动七段数码显示器的信号。 1.5 1.5 校时电路校时电路 当数字钟接通电源或者计时出现误差时需要校正时间，校时电路的要求是：在小时校正时不影 响分和秒的正常计数；在分校时时不影响时和秒的正常计数；校时方式有“快校时”和“慢校时” 两种， “快校时“是通过开关控制使计数器对 1Hz 的校时脉冲计数， “慢校时”是通过手动产生单脉 冲作校时脉冲，校时的基本原理是将 0.5 秒的脉冲信号（可由分频器的第 14 级分频输出端直接获 得） ，直接引进“时”计数器，同时将计数器置“0” ，在时的指示调到需要的数字后，再切断“0.5”
