1、 摘摘 要要 本设计为一个多功能的数字时钟，具有时、分、秒计数显示功能，以 24 小时循环 计数；具有校对功能。 本设计采用 EDA 技术，以硬件描述语言 Verilog HDL 为系统逻 辑描述语言设计文件，在 QUARTUSII 工具软件环境下，采用自顶向下的设计方法，由 各个基本模块共同构建了一个基于 FPGA 的数字钟。 系统由时钟模块、控制模块、计时模块、数据译码模块、显示以及组成。经编译和 仿真所设计的程序，在可编程逻辑器件上下载验证，本系统能够完成时、分、秒的分别 显示，按键进行校准，整点报时，闹钟功能。 关键词关键词：数字时钟，硬件描述语言，Verilog HDL，FPGA A
2、bstract The design for a multi-functional digital clock, with hours, minutes and seconds count display to a 24-hour cycle count; have proof functions function. The use of EDA design technology, hardware-description language VHDL description logic means for the system design documents, in QUAETUSII t
3、ools environment, a top-down design, by the various modules together build a FPGA-based digital clock. The main system make up of the clock module, control module, time module, data decoding module, display and broadcast module. After compiling the design and simulation procedures, the programmable
4、logic device to download verification, the system can complete the hours, minutes and seconds respectively, using keys to cleared , to calibrating time. And on time alarm and clock for digital clock. Keywords： digital clock,hardware description language,V erilog HDL,FPGA I 目目 录录 摘 要 1 Abstract. 2 第一
5、章 绪论 1 1.1. 选题意义与研究现状 1 1.2. 国内外研究及趋势 1 1.3. 论文结构 2 第二章 编程软件及语言介绍 3 2.1 Quarters II 编程环境介绍 3 2.1.1 菜单栏 . 3 2.1.2 工具栏 . 8 2.1.3 功能仿真流程 . 9 2.2 Verilog HDL 语言介 10 2.2.1 什么是 verilog HDL 语言. 10 2.2.2 主要功能 . 11 第三章 数字化时钟系统硬件设计 13 3.1 系统核心板电路分析 13 3.2 系统主板电路分析 15 3.2.1 时钟模块电路 . 15 3.2.2 显示电路 . 15 3.2.3 键盘
6、控制电路 . 17 3.2.4 蜂鸣电路设计 . 17 第四章 数字化时钟系统软件设计 18 4.1 整体方案介绍 18 4.1.1 整体设计描述 . 18 4.1.2 整体信号定义 . 19 4.1.3 模块框图 . 20 4.2 分频模块实现 20 4.2.1 分频模块描述 . 20 II 4.2.2 分频模块设计 . 20 4.2.3 分频模块仿真 . 21 4.3 计时模块实现 21 4.3.1 计时模块描述与实现 21 4.3.2 计时模块仿真 23 4.4 按键处理模块实现 23 4.4.1 按键处理模块描述 . 23 4.4.2 按键去抖处理模块设计 . 24 4.4.3 按键模块去抖仿真 . 24 4.5 闹钟模块实现 25 4.5.1 闹钟模块设计 . 25 4.5.2 闹钟设定模块仿真 . 25 4.6 蜂鸣器模块实现 25 4.6.1 蜂鸣器模块描述 . 25 4.6.2 蜂鸣器模块实现 . 26 4.6.3 蜂鸣器模块仿真 . 27 4.7 显示模块实现 27 4.7.1 显示模块描述 . 27 4.7.2 显示模块实现 . 27 4.7.3 显示模块仿
