1、 EDAEDA 技术及应用技术及应用 设计报告设计报告 名名 称：称： 基于基于 VerilogVerilog 语言的调频输出器设计语言的调频输出器设计 专业名称：专业名称： 电气工程及其自动化电气工程及其自动化 班班 级：级： 1111 级电气工程及其自动化（级电气工程及其自动化（1 1）班）班 任务书任务书 设计题目： 基于 Verilog 语言的调频输出器设计 1主要内容 1）设计一个 6 位频率计，输出为 100KHz 的固定任意波形。测量结果用 6 个数码 管显示，基准时钟频率为 50MHz； 2）精度要求达到 100KHZ+500KHZ,只显示测量结果。 3） 频率计只设一个复位键
2、， 按下该键 （reset=0） 系统复位， 释放该键 （reset=1） 系统工作，测量并显示结果； 4）用 Verilog HDL 实现上述要求的频率计。 2基本要求 设计报告：不少于 5000 字，幅面，统一复印封面。 封面、设计任务书 目录 1）系统设计原理说明及实现方案论证；（综述、任务详解及设计思路等） 2）系统硬件设计； 3）系统软件设计； 4）系统调试； （调试步骤、方法及调试过程中的问题及如何解决等） 5）结果分析及展望； （最后的结果成功点和不足之处、总结及改进等） 附录-参考文献 3进度安排 设计各阶段名称 起 止 日 期 1 查阅 DDS 原理相关资料 2014.9.1
3、5 - 2014.9.16 2 讲解 DDS 原理，verilog 程序语言等 2014.9.17 - 2014.9.18 3 锁存器原理与数码显示程序的讲解 2014.9.19 - 2014.9.22 4 硬件与软件设计，程序调试，撰写报告 2014.9.23 - 2014.9.24 5 完善报告，答辩 2014.9.25 - 2014.9.26 4、设计考核办法与成绩评定 根据过程、报告、答辩等确定设计成绩，成绩按得分 0100 分，可分为优、良、中、 及格、不及格五等。 评定项目 基本内涵 分值 设计考勤 考勤、自行设计、按进度完成任务等情况 10 设计调试 软硬件调试过程及完成情况 5
4、0 设计答辩 回答问题等情况 10 设计报告 完成情况、报告规范性、创新性、雷同率等情况 30 90100 分：优；8089 分：良；7079 分：中；6069 分，及格；60 分以下：不及格 5主要参考文献 1潘松,黄继业.EDA 技术与 VHDL（第 2 版）M.北京:清华大学出版社,2007. 2康华光.电子技术基础数字部分（第五版）M.高等教育出版社，2006. 3全国大学生电子设计大赛竞赛组委会编.第五届全国大学生电子设计竞赛获 奖作品选编M.北京理工大学出版社，2003. 4 全国大学生电子设计大赛竞赛组委会编.全国大学生电子设计竞赛获奖作品 选编（2003）M.北京:北京理工大学
5、出版社，2005. 5全国大学生电子设计竞赛湖北赛区组委会编 电子系统设计实践M.湖北:华 中科技大学出版社，2005. 摘 要 数字信号发生器是数字信号处理中不可缺少的调试设备， 在生产生活中的应 用非常广泛。本文所设计的内容就是基于 Altera 公司的现场可编程门阵列 （FPGA）实现数字信号发生器的设计，FPGA 具有密度高，功耗低，体积小，可 靠性高等特点，设计时可以不必过多考虑具体硬件连接。 本文论述了利用 FPGA 进行调频，设计了一个 6 位数字显示的固定频率计。 它采用 Verilog/VHDL 硬件描述语言编写程序，在 Quartus II 软件开发集成环境 下进行仿真，包
6、括设计输入、编译、软件仿真、下载和硬件仿真等全过程。软件 设计模块分为被测信号、频率测量、周期测量、数码管显示共四个模块。硬件采 用 Altera 公司的 Cyclone Cyclone E 系列芯片 EP4CE6F17C8，系统时钟为 50MHZ，调 100KHZ 加上 500KHZ。经过仿真下载验证,能够实现等精度测频率和周 期的功能，证明该设计方案切实可行。 关键词：关键词：变频；FPGA；Verilog/VHDL 语言。 ABSTRACTABSTRACT Digital signal transmitter as a test facility is an important part of
