1、 数字电子技术课程设计报告数字电子技术课程设计报告 EDAEDA 实现多功能数字钟实现多功能数字钟 专业班级： 姓 名： 学 号： 指导教师： 设计日期： 目录目录 一、实验任务一、实验任务 1 二、关键词二、关键词 1 三、内容摘要三、内容摘要 . 1 四、数字钟电路系统组成框图四、数字钟电路系统组成框图. 2 五、各个功能模块的实现五、各个功能模块的实现 3 (1)(1)小时计时小时计时 3 (2)(2)分钟计时分钟计时 3 (3)(3)秒钟计时秒钟计时 4 (4)(4)校时校分校时校分 5 (5)(5)整点报时整点报时 6 (6)(6)时段控制时段控制 6 六、数字钟的顶层文件六、数字钟
2、的顶层文件 . 7 七、下载七、下载 . 8 (1)添加译码模块后的原理图添加译码模块后的原理图 . 8 (2)选用芯片选用芯片 8 (3)分配引脚号分配引脚号 9 (4)器件下载器件下载 9 (5)效果显示效果显示 9 八、遇到的问题及解决办法八、遇到的问题及解决办法 12 九九、课程设计中设计项目完成最终结论、课程设计中设计项目完成最终结论 .13 十十、结束语、结束语 .13 十一、十一、附录附录 .14 一、实验任务：一、实验任务： 用 FPGA 器件和 EDA 技术实现多功能数字钟的设计 已知条件：1、Quartus 软件 2、FPGA 实验开发装置 基本功能：1、以数字形式显示时、
3、分、秒的时间； 2、小时计数器为 24 进制； 3、分、秒计数器为 60 进制。 拓展功能：1、校时、校分（有两个使能端构成，分别为校时、校分功能，同 时按无效） 2、仿电台报时（每个小时的 59 分 51、53、55、57、59 分别以四 长声一短声进行报时） 3、时段控制（让信号显示灯在晚上 19 点至早上 5 点灭。之后亮） 二、关键词二、关键词 小时、分钟计时模块、顶层文件、整点报时、时段控制、下载模块 三、内容摘要三、内容摘要 1、 设计要求： (1)小时计数器为8421BCD码24制； 分和秒计数器为8421BCD 码 60 进制计数器；(2)拓展功能：校正“时”和“分” ；整点报
4、时；时段 控制。 2、硬件描述语言设计(Verilog HDL 语言)方法在 Quartus 软件系统平台上 建立数字电子钟电路的顶层文件并完成编译和仿真。 3、 输入变量： 时钟 CPS， 直接清零 RD； 输出变量： 小时计时 H74、 H30 为 8421BCD 码输出，其时钟为 CPH；之后的分计时、秒计时均为 8421BCD 码 输出，其时钟为 CPS 等。 4、在顶层文件中，由若干低层模块“打包”组成整个多功能数字钟，分别 对各模块作设计及仿真，最后级联各模块，统调、仿真及下载，从而实现各项功 能。 四、数字钟电路系统组成框图：四、数字钟电路系统组成框图： 主 体 电 路 拓展电路
5、 五、各个功能模块的实现五、各个功能模块的实现 (1)(1)小时计时小时计时 模块图如下： 对该模块进行编译及波形仿真如下： 时显示器 分显示器 秒显示器 仿电台报时 时译码器 时计数器 分译码器 分计数器 秒译码器 秒计数器 时段控制 定点闹时 校时电路 分析及结论：分析及结论：由仿真图看出，当小时的高四位为 0、1 时，小时的低四位 为九时，在下一个时钟的上跳延来了之后，高四位加一；当小时的高四位为 2， 同时低四位为 3 时，小时的高低四位都清零。从而实现 0024 分的记数功能。 仿真波形显示里 23 小时到 00 分的循环的过程仿真到位。 对上述仿真波形图进行打包工作，将 24 进制
6、图建立成模块： (2)(2)分钟计时分钟计时 模块原理图如下： 对该图进行编译及波形仿真如下： EDA 实现多功能数字钟 分析及结论：分析及结论：分计数器是 60 进制的。当分钟的高四位 0、1、2、3、4 时， 小时的低四位为九时，在下一个时钟的上跳延来了之后，高四位加一；当分钟的 高四位为 5，同时低四位为 9 时，分钟的高低四位都清零。从而实现 0059 秒 的记数功能。Cp60S 为向分的进位信号上跳沿有效。仿真波形显示里 59 秒到 00 秒的循环的过程，仿真到位。 对上述仿真波形图进行打包工作，将 60 进制图建立成模块： (3)(3)秒钟计时秒钟计时 模块原理图如下： EDA 实现多功能数字钟 对该图进行编译及波形仿真如下 分析及结论：分析及结论：仿真实现 0059 秒的记数功能。Cp60S 为向分的进位信号上 跳沿有效。仿真波形显示里 59 秒到 00 秒的循环的过程，仿真到位。 对上述仿真波形图进行打包工作，将 60 进制图建立成模块： (4)(4)校时校分模块校时校分模块 模块原理图如下 EDA 实
