1、 1 电子设计自动化 EDA 课程设计 题目 电 子 钟 设 计 专业 电子信息科学与技术 班级 学号 姓名 2 一、设计要求 1.基本功能要求： 设计一个电子时钟，要求可以显示时、分、秒，用户可以通过按键来设置 时间。 2.扩展功能要求： 秒表功能，闹钟功能，调整数码管的亮度。 二、工作原理(F-7) 输入信号： 键 1(key1)使能键； （调时控制加一，控制秒表走时。 ） 键 4（key4）复位键； （设置时间时通过键 4 选择时、分、秒的十位和个位 进行调整，秒表复位，在亮度模式下调节亮度。 ） 键 7（key7）模式转换键； （通过键 7 在走时、调表、秒表、闹钟、亮度模 式之间切换
2、。 ） 键 8（key8）设定开关键； （控制走时，停表。 ） Clock0：时钟信号。 输出信号： sg 扫描显示段选； bt 扫描显示位选； laba 喇叭输出。 实验电路结构图 NO.7： 3 F7 4 一、设计要求 1.基本功能要求： 设计一个电子时钟，要求可以显示时、分、秒，用户可以通过按键来设置 时间。 2.扩展功能要求： 秒表功能，闹钟功能，调整数码管的亮度。 二、VHDL 代码 1、分频模块 library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; entity fenpin is p
3、ort ( clk : in std_logic;-10m 频 clk_10000 : out std_logic;-1000 分频 clk_100 : out std_logic;-100k 分频 clk_1 : out std_logic-10m 分频 ); end entity; architecture one of fenpin is signal Q1 : integer range 0 to 500; signal Q2 : integer range 0 to 50000; signal Q3 : integer range 0 to 5000000; signal clk10
4、000 : std_logic; signal clk100 : std_logic; signal clk1 : std_logic; begin fen1000:process(clk) begin if clkevent and clk=1 then if Q1=500 then Q1 key8, hs_set=shishi2s,hg_set=shige2s,ms_set=fenshi2s,mg_set=fenge2s,ss_set=miaoshi2s,sg_ set=miaoge2s, hs_out=shishi1s,hg_out=shige1s,ms_out=fenshi1s,mg_
5、out=fenge1s,ss_out=miaoshi1s,sg_out= miaoge1s); u2:scan_led port map(clk_10000=clk_10000s, key4=key4, module=moshis, a0=a0s,a1=a1s,a3=a3s,a4=a4s,a6=a6s,a7=a7s, sg=sg,bt=bt); u3:set port map(module=moshis,key1=key1,key4=key4, hs_out=shishi2s,hg_out=shige2s,ms_out=fenshi2s,mg_out=fenge2s,ss_out=miaosh
6、i2s,sg_out= miaoge2s); u4:change port map(key7=key7, 22 module=moshis); u5:xuanze port map(module=moshis, shishi1=shishi1s,shige1=shige1s,fenshi1=fenshi1s,fenge1=fenge1s,miaoshi1=miaoshi1s,mia oge1=miaoge1s, shishi2=shishi2s,shige2=shige2s,fenshi2=fenshi2s,fenge2=fenge2s,miaoshi2=miaoshi2s,mia oge2=miaoge2s, shishi3=shishi3s,shige3=shige3s,fenshi3=fenshi3s,fenge3=fenge3s,miaoshi3=miaoshi3s,mia oge3
