1、 1 EDA 课程设计课程设计 （电子钟的设计）（电子钟的设计） 2 一设计要求一设计要求： 1.能实现时，分，秒计时。 2.能实现整电报时。 3.能进行对时和分的校准。 二实验目的二实验目的： 1.掌握多位计数器相连的方法。 2.掌握十六进制，二十四进制，六十进制计数器的设计方法。 3.握 CPLD 技术的层次化设计法。 4.了解软件的元件管理含义以及模块元件之间的连接概念。 5.掌握电子电路一般的设计方法，并了解电子产品的研制开发过程，基本掌握电子 电路安装和调试方法。 6.培养独立分析问题，团结解决问题的能力。 三硬三硬件要求：件要求： 1. 8 位 8 段扫描共阴极数码显示管。 2.
2、三个按键开关（清零，校时，校分）。 四设计原理四设计原理 1.数字钟的计时周期为 24 小时，显示满刻度为 23 时 59 分 59 秒，另外具备校时功 能和报时功能。因此，一个基本的数字钟主要由“时” “分” “秒”计数器校时电路 组成。 将标准信号送入 “秒计数器” ， “秒计数器” 采用 60 进制计数器， 每累加 60 秒 发送一个“分脉冲”信号，该信号将被送到“时计数器” ， “时计数器”采用 24 进制 计数器，可实现对一天 24 小时的累计。译码显示电路将“时” “分” “秒”计数器的 输出状态六段显示译码器译码。通过六位 LED 七段显示器显示出来 3 2.校时电路是用来对“时
3、” “分”显示数字进行校时调整的。 3.顶层原理图如下顶层原理图如下： 图 1 顶层文件原理图 时序仿真：程序仿真主要由计数器完成，在时钟脉冲作用下，完成始终功能，由时序图可以看出 每个时钟上升沿到来时加一，当接受到 REST 信号，即 REST 为高电平，所有计数为零，并重新 计数，SETMIN 和 SETHOUR 可以完成调节时钟功能，都是高电平调节，每来一个脉冲，相应的 时或分加 1。 图 2 时序仿真 五电子时钟模块设计五电子时钟模块设计 1. 分频模块分频模块 FENPIN 设计设计 模块 FENPIN 原理图如下： 图 3 FENPIN 原理图 4 FENPIN 源程序源程序 li
4、brary ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; entity FENP is port(clk1:in std_logic; clk:out std_logic); end; architecture one of FENP is signal a:std_logic_vector(8 downto 0); signal b,c:std_logic; begin process(clk1) begin if clk1event and clk1=1 then if a=“100000000“ then byyyyyyyyyynull; end case;end process;end; 10 仿真波形如下仿真波形如下： 图 13 QIDUAN 的波形图 7模模块块 BAOS 设计设计 BAOS 原理图如下，当 DAIN 为 0 的时候 SPEAK 发声，在这段发声时间内 LAMP 的三个灯相继 点亮。 图 14 BAOS 原理图 BAOS 源程序如下： l
