1、 EDA 课 程 设 计 报 告 学生姓名学生姓名 学学 号号 班班 级级 专专 业业 电气工程及其自动化电气工程及其自动化 题题 目目 四位抢答器四位抢答器 指导教师指导教师 20102010 年年 1212 月月 EDA 课程设 计报 告 1 一、设计指标 1.抢答器同时供 4 名选手或 4 个代表队比赛，分别用 4 个按钮 S0 S3 表示。 2.设置一个系统清除和抢答控制开关 rst，该开关由主持人控制。 3抢答器具有锁存与显示功能，即选手按动按钮，锁存相应的编号，并在 LED 和数码管上显 示，同时提示灯亮。选手抢答实行优先锁存，优先抢答选手的编号一直保持到主持人将系 统清除为止。
2、4. 抢答器具有定时抢答功能，且一次抢答的时间由主持人设定。 5. 如果定时时间已到，无人抢答，本次抢答无效，系统报警并禁止抢答，定时显示器上显示 定时时间。 二、二、 总体设计方案 1、 概述 将该任务分成五个模块进行设计，分别为：抢答器鉴别模块、抢答器计时模块、报警模块、分 频模块、译码模块。 2、 抢答器鉴别模块： 在这个模块中主要实现抢答过程中的抢答功能， 并能对超前抢答进行警告， 还能记录无论是正 常抢答还是朝前抢答者的台号， 并且能实现当有一路抢答按键按下时， 该路抢答信号将其余的 抢答信号封锁的功能。其中有四个抢答信号 s0、s1、s2、s3；抢答状态显示信号 states；抢答
3、 与警报时钟信号 clk2；系统复位信号 rst；警报信号 warm。 3、 抢答器计数模块： 在这个模块中主要实现抢答过程中的计时功能，在有抢答开始后进行 20 秒的倒计时，并且在 20 秒倒计时后无人抢答显示超时并报警。其中有抢答时钟信号 clk1；系统复位信号 rst；抢答 使能信号 start；无人抢答警报信号 warn；计时中止信号 stop；计时十位和个位信号 tb，ta。 4、 报警模块： 在这个模块中主要实现抢答过程中的报警功能， 当主持人按下控制键， 有限时间内 人抢答或 是计数到时蜂鸣器开始报警，计数停止信号 stop；状态输出信号 alm；计数脉冲 clk。 5、 译码模
4、块： 在这个模块中主要实现抢答过程中将 BCD 码转换成 7 段的功能。 6、 分频模块： 在这个模块中主要实现抢答过程中所需的时钟信号。 7、 顶层文件： 在这个模块中是对前五个模块的综合编写的顶层文件。 三、三、设计原理分析 各功能模块电路的设计各功能模块电路的设计 （一）抢答鉴别模块 1.VHDL 源程序 EDA 课程设 计报 告 2 library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; entity xuanshou is port(rst,clk2:in std_logic; s0,s1,s2,s3:in std_logic; states:buffer std_logic_vector(3 downto 0); light:buffer std_logic_vector(3 downto 0); warm:out std_logic); end xuanshou ; architecture one of xuanshou is signal st:s
