1、- 1 - 课课 程程 设设 计计 课程名称电子技术综合设计与实践 题目名称 八位数字抢答器 _ 学生学院 _ 专业班级 _ 学 号_ _ 学生姓名_ _ 同组成员 指导教师_ _ _ 年 月 日 - 2 - 目目 录录 1 1 课程设计课程设计任务书任务书.3 2 Quartus II2 Quartus II 软件运行环境与使用简介软件运行环境与使用简介.6 3 3 各模块电路图及其工作原理各模块电路图及其工作原理.6 3.1 抢答模块6 3.2 倒计时模块(含报警系统)7 3.3 附加记分模块7 4 4 操作过程详述操作过程详述8 5 5 更好的设计方案设想更好的设计方案设想11 6 6
2、收获及心得体会收获及心得体会12 参考文献参考文献.12 附录附录: :系统整体电路图系统整体电路图12 - 3 - 课程设计任务书 题目名称 电子技术综合设计与实践 学生学院 专业班级 姓 名 学 号 一、课程设计的内容 1）利用各种器件设计一个多路智力竞赛抢答器。 2）利用 DE2 板对所设计的电路进行验证。 3）总结电路设计结果 二、课程设计的要求与数据 1 抢答器同时供 8 名选手或 8 个代表队比赛， 分别用 8 个按钮 S0 S7 表示。 2. 设置一个系统清除和抢答控制开关 S，该开关由主持人控制。 3. 抢答器具有锁存与显示功能。即选手按动按钮，锁存相应的编号，并在优 先抢答选
3、手的编号一直保持到主持人将系统清除为止。 4. 抢答器具有定时抢答功能，且一次抢答的时间由主持人设定（如,30 秒） 。 当主持人启动“开始“键后，定时器进行减计时，同时扬声器发出短暂的声 响，声响持续的时间 0.5 秒左右。 5. 参赛选手在设定的时间内进行抢答，抢答有效，定时器停止工作，显示器 上显示选手的编号和抢答的时间，并保持到主持人将系统清除为止。 6. 如果定时时间已到，无人抢答，本次抢答无效，系统报警并禁止抢答，定 时显示器上显示 00。 - 4 - 三、课程设计应完成的工作 （一）（一） 设计思路设计思路 1学习要求： 复习编码器、十进制加/减计数器的工作原理，设计可预置时间的
4、定时电路 分析与设计时序控制电路。画出定时抢答器的整机逻辑电路图，掌握智力抢答器 的工作原理及其设计方法，并对各种元器件的功能和应用有所了解。并能对其在 电路中的作用进行分析。 例如： 优先编码器 74LS148 和 RS 锁存器 74LS279 以及 十进制同步加/减计数器 74LS192。 2 设计思路 设定一条控制总线 S 控制整个系统的运作，高电平有效。设定一个清零控 制，用于清除上一次抢答的显示，高电平清零。另设定了一个自主的计数器置数 控制 set。由于 DE2 板上仅提供 50MHz 和 27MHz 的时钟，需设定 lpm_counter 分频器（或者 74LS292、74LS5
5、6 分频器）对系统时钟进行分频，计数器主要是 用两个 74LS190，通过这两个计数器，进行 30 秒的倒数。 （二）（二） 模拟仿真模拟仿真 使用 QUARTUS II 软件，用原理图输入方法，进行编译，仿真。 （三）（三） 下载下载 模拟仿真结果正确后，结合实验板设置各输入、输出端；指定下载芯片，重 新编译。编译结果正确后下载到相应芯片中。 （四）（四） 实验结果验证实验结果验证 下载完成后，在实验板上验证结果。 - 5 - 四、课程设计进程安排 序号 设计各阶段内容 地点 起止日期 1 实验资料搜索 图书馆、 宿舍 2 实验电路图设计 实验室、 宿舍 3 硬件模拟仿真及调试 实验室 4
6、结果验证及检查 实验室 五、应收集的资料及主要参考文献 1. 阎石. 数字电子技术. 高等教育出版社,2006. 2. 廖日坤. CPLD/FPGA 嵌入式应用开发技术白金手册. 中国电力出版社，2005. 3. 何希才. 常用集成电路简明速查手册. 国防工业出版社，2006. 4. 李洪伟. 基于 Quartus II 的 FPGA/CPLD 设计. 电子工业出版社，2006. 5. 周润景. 基于 Quartus II 的 FPGA/CPLD 数字系统设计实例. 电子工业出版 社，2007. 发出任务书日期： 年 月 日 指导教师签名： 计划完成日期： 年 月 日 基层教学单位责任人签章： 主管院长签章： - 6 - 2 Quartus II2 Quartus II 软件运行环境与使用简介软件运行环境与使用简介 Quartus II 是 Altera 公司的综合性
