1、 电子技术电子技术课程设计报告书课程设计报告书 课题名称课题名称 电子时钟电子时钟的的设计设计 2011 年年 6 月月 30 日日 一、设计任务及要求：一、设计任务及要求： 设计任务：设计任务： 设计一个二十四进制的电子时钟，数显管上显示时、分、秒。 要要 求：求： 1. 需要一个脉冲信号源提供脉冲信号，同时需要脉冲同步。 2. 采用四个 74160 级联组成两个六十进制计数器。 3. 采用两个 74160 级联组成一个二十四进制计数器。 4. 采用 Multisim11.0 进行功能仿真并且完善电路设计。 5. 分析设计过程中出现的问题，找出合适的方案给以解决。 指导教师签名： 年 月 日
2、 二、指导教师评语：二、指导教师评语： 指导教师签名： 年 月 日 三、成绩三、成绩 验收盖章 年 月 日 电子时钟电子时钟的的设计设计 1 设计目的设计目的 （1）应用所学的数字电路的理论知识来完成数字电路课程设计。 （2）在数字电路的课程设计中，熟悉数字电路的逻辑设计过程以及集成电路的 使用。 （3）掌握常用芯片的逻辑功能及使用方法。 （4）熟悉电路仿真软件 Multisim 11.0 使用。 （5）掌握 741LS60 功能及工作原理。 （6）熟悉二十四进制、六十进制的设计与制作。 2 设计思路设计思路 （1）设计六十进制计数器电路。 （2）设计二十四进制计数器电路。 3 设计过程设计过
3、程 3.1 方案论证方案论证 图图 1 电子电子时钟工作总方框图时钟工作总方框图 如图 1 所示，设计一个二十四进制电子时钟，首先将四个 74160 分别构成一 个二十四进制计数器和一个六十进制计数器，然后经过与非门、非门将两个计数 器级联形成一个二十四进制电子时钟。 3.2 电路设计电路设计 同步十进制加法计数器 74160 电路如图 2 所示，此电路增加了预置数、保持 和异步置零的功能。 图 2 中 LOAD为预置数控制端,RCO 为进位输出端,CLR为异步置零端， ENP 和 ENT 为工作状态控制端。CLK 为脉冲控制端，QA、QB、QC、QD为输出 时钟脉冲发生电源 秒钟计数 分钟计
4、数 时钟计数 数字显示 数字显示 数字显示 控制端。A，B，C，D 为输入端。 （引脚说明） U1 74160N QA 14 QB 13 QC 12 QD 11 RCO 15 A 3 B 4 C 5 D 6 ENP 7 ENT 10 LOAD 9 CLR 1 CLK 2 图图 2 74LS160 的功能真值表 （注：H逻辑高电平 L逻辑低电平 X无关项） 3.2.1 十进制加法计数十进制加法计数 图 3 电路是用 T 触发器组成的同步十进制加法计数器。由图可知，如果从 0000 开始记数， 则直到输入第九个脉冲为止。 当输入第九个脉冲后电路进入 1001 状态，这时 QC的低电平使门 G1的输出为 0，而 QA、QD的高电平使门 G3的输 出为 1，所以四个输入控制端分别为 T0=1、T1=0、T2=0、T3=1。因此第十个计数 脉冲输入后，FF1和 FF2维持 0 状态不变，FF0和FF3从 1 翻转为 0，故电路返回 0000 状态。 *SR PE CET CEP L X X X
