1、 EDAEDA 数字秒表设计数字秒表设计 专 业： 自动化 班级学号： 5090431 姓 名： 2011 年 6 月 15 日 数字秒表设计实验任务书数字秒表设计实验任务书 一、设计实验目的： 在 MAX+plusII 软件平台上，熟练运用 VHDL 语言，完成数字时钟设计的软件 编程、编译、综合、仿真，使用 EDA 实验箱，实现数字秒表的硬件功能。 二、设计实验说明及要求： 1、数字秒表主要由：分频器、扫描显示译码器、一百进制计数器、六十进 制计数器（或十进制计数器与 6 进制计数器） 、十二进制计数器（或二十四进制 计数器）电路组成。在整个秒表中最关键的是如何获得一个精确的 100HZ计
2、时脉 冲，除此之外，数字秒表需有清零控制端，以及启动控制端、保持保持，以便数 字时钟能随意停止及启动。 2、数字秒表显示由时（12 或 24 进制任选） 、分（60 进制） 、秒（60 进制） 、 百分之一秒（一百进制）组成，利用扫描显示译码电路在八个数码管显示。 3、能够完成清零、启动、保持（可以使用键盘或拨码开关置数）功能。 4、时、分、秒、百分之一秒显示准确。 三、数字时钟组成及功能： 1、分频率器：用来产生 100HZ计时脉冲； 2、十二或二十四进制计数器：对时进行计数 3、六十进制计数器：对分和秒进行计数； 4、六进制计数器：分别对秒十位和分十位进行计数； 5、十进制计数器：分别对秒
3、个位和分个位进行计数； 6、扫描显示译码器：完成对 7 字段数码管显示的控制； 四、系统硬件要求： 1、时钟信号为 10MHz； 2、FPGA 芯片型号 EPM7128LC8415、EP1K30TC1443 或 EP1K100QC2083 （根据实验箱上 FPGA 芯片具体选择） ； 3、8 个 7 段扫描共阴级数码显示管； 4、按键开关（清零、启动、保持） ； 五、设计内容及步骤： 1、根据电路持点，用层次设计概念。将此设计任务分成若干模块，规定每 一模块的功能和各模块之间的接口，同时加深层次化设计概念； 2、软件的元件管理深层含义，以及模块元件之间的连接概念，对于不同目 录下的同一设计，如
4、何熔合； 3、适配划分前后的仿真内容有何不同概念，仿真信号对象有何不同，有更 深一步了解。熟悉了 CPLD/FPGA 设计的调试过程中手段的多样化； 4、按适配划分后的管脚定位，同相关功能块硬件电路接口连线； 5、所有模块尽量采用 VHDL 语言设计。 六、硬件实现 将 时 序 仿 真 正 确 的 文 件 下 载 到 实 验 箱 中 的EPM7128LC8415 、 EP1K30TC1443 或 EP1K100QC2083 中， 通过合适的管脚分配， 将相应的管脚连 接起来，验证设计是否完成设计要求； 设计过程设计过程 一、一、各模块的原理及其程序各模块的原理及其程序 2.1 分频模块分频模块 分频器电路将 10MHz 的时钟信号来产生 100Hz 的计时脉冲。 分频器源程序： library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_arith.all; use ieee.std_logic_unsigned.all; entity C
