1、 组合逻辑电路课程设计之组合逻辑电路课程设计之 4 位二进制全加器位二进制全加器/全减器全减器 课程设计题目要求： 使用使用 74LS28374LS283 构成构成 4 4 位二进制全加位二进制全加 全减器。全减器。 具体要求：具体要求：1 1）列出真值表；）列出真值表； 2 2）画出逻辑图；）画出逻辑图； 3 3）用）用 Verilog HDLVerilog HDL 进行仿真进行仿真。 摘要摘要 加法器是数字系统中的基本逻辑器件。例如：为了节省资源，减法器和硬件 乘法器都可由加法器来构成。但宽位加法器的设计是很耗费资源的，因此在实际 的设计和相关系统的开发中需要注意资源的利用率和进位速度等两
2、方面问题。 多 为加法器的构成有两种方式：并行进位和串行进位方式。并行进位加法器设有并 行进位产生逻辑，运行速度快；串行进位方式是将全加器级联构成多位加法器。 通常，并行加法器比串行加法器的资源占用差距也会越来越大。 本文将采用 4 位二进制并行加法器作为折中选择，所选加法器为 74LS283， 74LS283是4位二进制先行进位加法器， 它只用了几级逻辑来形成和及进位输出， 由其构成 4 位二进制全加器；而四位的全减器可以用加法器简单的改造而来。 采用 Verilog HDL 对四位的全加器-全减器进行仿真。 关键字关键字 74LS283，全加器，并行进位，串行进位，全减器，Verilog
3、HDL 仿真 总电路设计总电路设计 一、硬件电路的设计一、硬件电路的设计 该 4 位二进制全加器以 74LS283（图 1）为核心，采用先行进位方式，极大 地提高了电路运行速度，下面是对 4 位全加器电路设计的具体分析。 图 1 1）全加器 全加器是针对多于一位的操作数相加，必须提供位与位之间的进位而设计的 一种加法器，具有广泛而重要的应用。其除有加数位 X 和 Y，还有来自低位的进 位输入 CIN，和输出 S（全加和）与 COUT（送给高位的进位） ，满足下面等式： CINYCINXYXCOUT CINYXCINYXNCIYXNCIYXCINYXS 其中，如果输入有奇数个 1，则 S 为 1
4、；如果输入有 2 个或 2 个以上的 1，则 COUT 为 1。实现全加器等式的电路如图 3 所示，逻辑符号见下 图 2 图 3 2）四位二进制加法器 a) 串行进位加法器 四位二进制加法器可以采用 4 个一位全加器及连成串行进位加法器， 其实现 框图如下 输入： Input： A3A2A1A0 加数输入 B3B2B1B0 加数输入 C0 进位输入（CIN) 输出： Output S3S2S1S0 和数输出 C4 进位输出 (COUT) b）超前位链结构加法器 )( 1 1 BACABCOUT CBAS i i 令 iii BAG 产生进位 iii BAP产生传输信 号 四位全加器的进位链逻辑可以表示为如下： 0123412342343444 01231232333 0121222 0111 CPPPPGPPPGPPGPGC CPPPGPPGPGC CPP
