1、 组合逻辑电路课程设计组合逻辑电路课程设计 之四位二进制加减法器之四位二进制加减法器 摘要摘要: : 加法器即是产生数的和的装置。加数和被加数为输入，和数与进位为输加法器即是产生数的和的装置。加数和被加数为输入，和数与进位为输 出的装置为半加器。若加数、被加数与低位的进位数为输入，而和数与进出的装置为半加器。若加数、被加数与低位的进位数为输入，而和数与进 位为输出则为全加器。对于位为输出则为全加器。对于 4 位的二进制加法，相关的有五个的量：位的二进制加法，相关的有五个的量：1，被，被 加数加数 A，2，被加数，被加数 B，3，前一位的进位，前一位的进位 CIN，4，此位二数相加的和，此位二数
2、相加的和 S，5， 此位二数相加产生的进位此位二数相加产生的进位 COUT。前三个量为输入量，后两个量为输出量，。前三个量为输入量，后两个量为输出量， 五个量均为五个量均为 4 位位. 本文采用本文采用 4 4 位二进制并行加法器原理，选择位二进制并行加法器原理，选择 74LS28374LS283，7474LS283LS283 是是 4 4 位二进位二进 制先行进位加法器，它只用了几级逻辑来形成制先行进位加法器，它只用了几级逻辑来形成, ,并连接几个异或门，由其构成并连接几个异或门，由其构成 4 4 位二进制加法器位二进制加法器/ /减法器，并用减法器，并用 Verilog HDLVerilo
3、g HDL 进行仿真。进行仿真。 关键字关键字: : 全加器全加器, ,异或门异或门,74LS283, verilog,74LS283, verilog,加法加法/ /减法功能减法功能. . 总的电路设计总的电路设计 一一. .硬件电路的设计硬件电路的设计 本电路本电路 74LS28374LS283 为核心元件为核心元件, ,其逻辑符号为其逻辑符号为 U1 74LS283D SUM_4 10 SUM_3 13 SUM_1 4 SUM_2 1 C4 9 B4 11 A4 12 B3 15 A3 14 B2 2 A2 3 B1 6 A1 5 C0 7 全加器由加位输入全加器由加位输入 X 和和 Y
4、,还有进位输入还有进位输入 CIN,3个输入的范围是个输入的范围是 03,可以用两个输可以用两个输 出位表示出位表示.S(全加和全加和)和和 COUT(送给高位的进位送给高位的进位).满满足下面等式足下面等式. CINYCINXYXCOUT CINYXCINYXNCIYXNCIYXCINYXS 实现全加器的电路图如下实现全加器的电路图如下 U1A 74LS08D U1B 74LS08D U1C 74LS08D U2A 74LS27D U3A 74LS04D 1 2 3 4 U4A 74LS86D U4B 74LS86D 5 6 7 8 9 10 本电路还需要本电路还需要 4 个异或门个异或门,要实现加法器和减法器的双重功能要实现加法器和减法器的双重功能,需要有选择功需要有选择功 能端能端,设设A为四位二进制被加数为四位二进制被加数,B为二进制被减数为二进制被减数.当使能端为当使能端为0时时,电路实现加法电路实现加法 运算运算,当使能端为当使能端为 1 时电路实现减法运算
