1、 F P G A 课程设计报告课程设计报告 （实现多功能数字钟）（实现多功能数字钟） 一、一、 标题标题:设计多功能数字钟控制电路 二、 任务书任务书:用 MAX+PLUS软件及 Verilog HDL 语言设计 一个多功能的数字钟，包括有时、分、秒的计 时，以及校时（对小时、分钟和秒能手动调整 以校准时间） 、正点报时（每逢整点，产生“嘀 嘀嘀嘀-嘟” ，4 短一长的报时音）等附加功能。 三、 关键词：关键词：24 进制、60 进制、正点报时、校时、数字钟 四、总体方案：四、总体方案：多功能数字钟控制电路框图是由三部分组成 的， 即秒分时控制电路、 整点报时控制电路、 时段控制电路。用 Ve
2、rilog HDL 硬件描述语 言完成编译和仿真。 五、五、原理框图如下原理框图如下： 六、六、Verilog HDL 硬件描述语硬件描述语言编写的功能模块言编写的功能模块: 设计底层各模块*.v 文件，仿真底层各模块*.v 文件，仿真波形正确并打包 用Max+plus对打包好的文件进行管脚分配。 在 FPGA 实验板上下载并观察功能 建立设计工程项目名和顶层图形文件。 /*秒计数器 m60*/ module m60(M,CP60M,CPM,RD); output 7:0M; output CP60M; input CPM; input RD; reg 7:0M; wire CP60M; al
3、ways(negedge RD or posedge CPM) begin if(!RD) begin M7:0=0; end else begin if(M7:4=5) end else begin if(M3:0=9) begin M3:0=0; if(M7:4=5) begin M7:4=0;end else M7:4=M7:4+1; end else M3:0=M3:0+1; end end end assign CP60M=(M6 endmodule /*分计数器 m60*/ module m60(M,CP60M,CPM,RD); output 7:0M; output CP60M;
4、 input CPM; input RD; reg 7:0M; wire CP60M; always(negedge RD or posedge CPM) begin if(!RD) begin M7:0=0; end else begin if(M7:4=5) end else begin if(M3:0=9) begin M3:0=0; if(M7:4=5) begin M7:4=0;end else M7:4=M7:4+1; end else M3:0=M3:0+1; end end end assign CP60M=(M6 endmodule /*小时计数器 m24*/ module m24(H,CPH,RD); output 7:0H; input CPH,RD; reg 7:0H; always(negedge RD or posedge CPH) begin if(!RD)
