1、 EDA 课程设计报告 目录目录 一、设计内容简介 2 二、设计要求. 2 基本要求. 2 提高部分要求 2 三、方案论证（整体电路设计原理） 2 四、各个模块设计原理. 4 4.1 分频电路模块设计 5 4.2 秒计时器模块设计 7 4.3 分计时器模块设计 9 4.4 小时计时器模块设计11 4.5 报时模块设计 . 12 五、实验中遇到问题及解决方法. 19 六、结论 19 七、实验心得. 20 八、参考文献. 21 一、一、 设计内容简介设计内容简介 设计一个数字钟，可以完成 00:00:00 到 23:59:59 的计时功能，并在控制电路的作用下 具有保持、清零、快速校时、快速校分、
2、整点报时等功能。 我设计的电路在具有基本功能的基础上，增加了下列功能：改变分频比、不同整点不同 报时等； 二、设计要求二、设计要求 基本要求 1、能进行正常的时、分、秒计时功能； 2、分别由六个数码管显示时分秒的计时； 3、K1 是系统的使能开关（K1=0 正常工作，K1=1 时钟保持不变） ； 4、K2 是系统的校分开关； 5、K3 是系统的校时开关； 提高部分要求 1、使时钟具有整点报时功能（当时钟计到 5950”时开始 报时，四个不同整点发出不同声音） ； 2、分频比可变； 三、方案论证（整体电路设计原理）三、方案论证（整体电路设计原理） 本实验在实现实验基本功能的基础上，加入了整点报时
3、等功能； 图 1 为实验功能方框图： 显示译码电路 计 时 电 路 整点报时电路 脉冲产生电路 校分电路 校时电路 保持电路 闹钟报时电路 闹钟设定电路 清零电路 星期调整电路 闹铃关闭电路 音乐产生电路 图 1 实验方框图 数字计时器基本功能是计时， 因此首先需要获得具有精确振荡时间的脉振信号， 以此作 为计时电路的时序基础，实验中可以使用的振荡频率源为 4KHZ，通过分频获得所需脉冲频 率（1Hz,1KHz,500Hz） 。为产生秒位，设计一个模 60 计数器，对 1HZ 的脉冲进行秒计数， 产生秒位；为产生分位，通过秒位的进位产生分计数脉冲，分位也由模 60 计数器构成；为 产生时位，用
4、一个模 24 计数器对分位的进位脉冲进行计数。整个数字计时器的计数部分共 包括六位：时十位、时个位、分十位、分个位、秒十位和秒个位。 显示功能是通过数选器、译码器、码转换器和 7 段显示管实现的。因为实验中只用一个 译码显示单元，7 个 7 段码（6 个用于显示时分秒，一个显示星期） ，所以通过 4 个 7 选一 MUX 和一个 3-8 译码器配合，根据计数器的信号进行数码管的动态显示。 清零功能是通过控制计数器清零端的电平高低来实现的。 只需使清零开关按下时各计数 器的清零端均可靠接入有效电平（本实验中是低电平） ，而清零开关断开时各清零端均接入 无效电平即可。 校分校时功能由防抖动开关、 逻辑门电路实现。 其基本原理是通过逻辑门电路控制分计 数器的计数脉冲，当校分校时开关断开时，计数脉冲由低位计数器提供；当按下校分校时开 通时，既可以手动触发出发式开关给进位脉冲，也可以有恒定的 1Hz 脉冲提供恒定的进位 信号，计数器在此脉冲驱动下可快速计数。为实现可靠调时，采用防抖动开关（由 D 触发 器实现）克服开关接通或断开过程中产生的一串脉冲式振动。 保持功能是通过逻辑门控制秒计
