1、湖南工业大学本科毕业设计（论文） I （2012 届）届） 本科毕业设计（论文）资料本科毕业设计（论文）资料 题题 目目 名名 称：称： 基于基于 DDS 的信号发生器设计的信号发生器设计 学学 院（部） ：院（部） ： 电气与信息工程学院电气与信息工程学院 专专 业：业： 电子信息科学与技术电子信息科学与技术 学学 生生 姓姓 名：名： 班班 级：级： 学号学号 指导教师姓名：指导教师姓名： 职称职称 最终评定成绩：最终评定成绩： 湖南工业大学本科毕业设计（论文） II 2012 届届 本科毕业设计（论文）资料本科毕业设计（论文）资料 第一部分第一部分 毕业论文毕业论文 湖南工业大学本科毕业
2、设计（论文） III 摘 要 在信号发生器的设计中,传统的用分立元件或通用数字电路元件设计电子线路的方 法设计周期长,花费大,可移植性差。本设计是用直接数字频率合成器(DDS),设计出两个 相互正交的信号， 该信号发生器输出信号的频率范围为： 0-4MHz， 频率分辨率： 0.232Hz ， 频率误差范围:-2%2%，相位差的误差“signed“, lpm_direction=“add“, lpm_pipeline=0) port map(dataa=m, datab=acc8,result=s); reg1:lpm_ff generic map(lpm_width=width) port m
3、ap(data=s,q=acc8,clock=cl k); select1:process(acc8), variable i:integer; begin for i in 7 downto 0 loop msbs(i)8, lpm_file=“sine.mif“) port map(adress=msbs, inclock=clk, outclock=clk, q=sin); end dds_arc; 相位累加器的 VHDL 设计： library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; ent
4、ity leijia is port ( clk,en,reset:in std_logic; k1:in std_logic_vector(9 downto 0); 35 out1:out std_logic_vector(9 downto 0); end entity leijia; architecture leijia_arc of leijia is begin process (clk,en,reset) variablet : std_logic_vector (9 downto 0); begin if (reset=0)then t:=“0000000000“; elsif (clkevent and clk=1)then if (en=1)then t:=t+k1; end if; end if; out1rom_d_width, lpm_widthad=romad_w
