1、 1 基于 CPLD 的信号发生器设计 摘摘 要要：本文给出了一种采用 CPLD 作为主控器的信号发生器设计方案。由于采用 EDA 技术进行设计，该方案具有工作 速度快，硬件体积小，可靠性高等优点。 关键词关键词：信号发生器；VHDL ；EDA ；CPLD 1 1 引言引言 随着社会的发展，人们对生活的要求也逐步提高，也越来越希望在各个方面都有很大的提高，尤 其是在信号方面，信号发生器作为提供测试用电信号的仪器必不可少。传统信号发生器要用模拟器件 来实现，后来出现了用数字电路来设计的方案，例如采用单片机等。EDA 技术的出现与可编程器件的 应用改变了数字电路的设计方法。采用可编程器件进行项目开
2、发具有费用低、开发时间短的特点,有利 于新产品占领市场。本文给出了一种采用 CPLD 作为主控部件的信号发生器设计方案，在设计输入时采 用 VHDL 进行描述，再连入外围电路与 CPLD 构建起整个系统。 2 2 系统设计系统设计 2 2.1.1 设计要求设计要求 信号发生器能够产生正弦波、方波、三角波，并可通过开关选择输出波形。 2.22.2 设计思路设计思路 根据设计要求，智能信号发生器由 4 部分组成，既电源模块、时钟信号发生器、主控器、D/A 转 换模块，系统结构如图 1 所示。晶体振荡器产生稳定度很高的时钟信号，在时钟信号的作用下，主控 器产生频率可变的波形数据信号，经数/摸转换电路
3、最终输出所需要的波形。 图 1 系统结构框图 2 2. .3 3 模块设计模块设计 2 2.3.1 2.3.1 主控器设计主控器设计 在主控器内部也共有四个模块，既三角波模块，正弦波模块，方波模块和一个控制模块，通过编 程可以分别设计这四个模块。 图 3 CPLD 内部控制原理图 2.3.1.1 2.3.1.1 三角波模块三角波模块 三角波模块是在设计时置一变量作为工作状态标志，在此变量全为 0 时，当检测到时钟的上升沿 时进行加同一个数操作，全为 0 时，进行减同一个数操作。由于 A/D 转换采用 12 位的 ADC7545 芯片， 且设 64 个时钟为一个三角波周期，输出每次加/减 8。设
4、计程序如下： LIBRARY IEEE; 3 USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY delta IS PORT(clk,reset:IN STD_LOGIC; q: OUT STD_LOGIC_VECTOR(7 DOWNTO 0); END delta ; ARCHITECTURE behave OF delta IS BEGIN PROCESS(clk,reset) VARIABLE tmp: STD_LOGIC_VECTOR(7 DOWNTO 0); VARIABLE a: STD_LOGI
5、C; BEGIN IF reset=0THEN tmp:=”00000000”; ELSIF clkEVENT AND clk=1THEN IF a=0 THEN IF tmp=”11111110”THEN tmp:=”11111111”; a:=1; ELSE tmp:=tmp+1; - 递增运算 END IF; ELSE IF tmp=”00000001”THEN tmp:=”00000000”; a:=0; ELSE tmp:=tmp-1; -递减运算 END IF; END IF; END IF; q=tmp; END PROCESS; END behave; 4 2.3.1.2 2.
6、3.1.2 正弦波模块正弦波模块 正弦波模块是对一个正弦波周期分为 64 个采样点，然后量化为 8 位 2 进制数据，最大值为 255， 最小值为 0，由此得到正弦波表，经 D/A 转换得到波形。设计程序为： LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY sin IS PORT(clk,clr:IN STD_LOGIC; d: OUT INTEGER RANGE 0 TO 255); END sin; ARCHITECTURE behave OF sin IS BEGIN PROCESS(clk,clr) VARIABLE tmp: INTEGER RANGE 0 TO 63; BEGIN IF clr=0THEN Ddddddddddddddddddddddddddddddddddddddddddddddddd
