1、 课程设计报告 课程名称：课程名称：VHDL 语言与 EDA 课程设计 设计题目设计题目： 电子时钟设计 系系 别：别： 专专 业：业： 班班 级级： 学生姓名学生姓名: 学学 号：号： 起止日期起止日期: 指导教师指导教师: 教研室主任：教研室主任： 指导教师评语指导教师评语： 指导教师签名： 年 月 日 成成 绩绩 评评 定定 项项 目目 权重权重 成绩成绩 1、设计过程中出勤、学习态度等方面 0.2 2、课程设计质量与答辩 0.5 3、设计报告书写及图纸规范程度 0.3 总 成 绩 教研室审核意见： 教研室主任签字： 年 月 日 教学系审核意见： 主任签字： 年 月 日 摘 要 数字钟是
2、一种用数字电路技术实现时、分、秒计时的装置，与机械式时钟相比具有 更高的准确性和直观性，且无机械装置，具有更更长的使用寿命，因此得到了广泛的使 用。数字钟从原理上讲是一种典型的数字电路，其中包括了组合逻辑电路和时序电路。 电路通过使用数字元件，采用三个计数器来构成完成二十四小时的数字钟设计，并且将 译码器和二选一数字选择器配合使用来完成动时间写出。此外，使能端和复位端控制信 号用来控制电路，使得该电路可以完成保持、清零、预置时间、等一系列的功能。 关键词：计数器；译码器；二选一数字选择器；使能端；复位端。 目 录 设计要求 . 1 1 、方案论证与对比 . 1 1.1 方案一 1 12 方案二
3、 . 2 13 两种方案的对比 . 2 2、各功能模块设计 2 21 计数器 2 22 时间设置模块 3 23 二选一数据选择器 3 24 时间显示模块 3 25 顶层电路 VHDL 程序设计 3 3、调试与操作说明 5 4、课程设计心得与体会 6 5、元器件及仪器设备明细表 6 6、致谢 7 7、参考文献 7 8、附录 7 附录 1 秒，分计数模块 7 附录 2 时计数器模块 8 附录 3 二选一数据选择器 . 9 附录 4 16 进制转换为 10 进制 9 - 1 - 电子时钟设计 设计要求 1能显示时分秒； 2设置启停开关； 3能进行复位； 4用户可以调整时间。 1 、方案论证与对比 按
4、照设计要求，本次的设计分为计数器模块，控制器模块和译码器模块。根据各个模 块的不同，我们的设计上提出了以下两种不同的方案。 1.1 方案一 图 1.方案一结构图 通过二选一数据选择器选择输出为 CLK 时钟信号还是数据控制信号，从而使计数器 计数，计数器将结果传输给时间显示模块，最后再将 16 进制数转换为 10 进制数，在通过 数码显示器显示。当数据选择器输出为 CLK 时钟信号时，计数器开始计时工作，将输入 信号设置为 1Hz，则为标准时钟。当数据选择器输出为数据控制端时，则可通过外部按键 改变计数器始终变换，从而改变计数器结果，起到数据写入，预置时间的作用。 CLK 数据数据 控制端控制
5、端 计计 数数 器器 时间时间 显示显示 模块模块 二选一二选一 数据数据 选择器选择器 - 2 - 12 方案二 图 2.方案二结构图 由 CLK 传输 1Hz信号，计数开始计数，实现标准时钟功能，当控制器关闭，数据传 输给时间显示模块，再通过数码显示器显示。当控制器打开，通过外部按键数据通过控制 器输入进计数器，计数器再将结果传输给时间显示模块，从实现到时间预置功能。 13 两种方案的对比 相同点：两方案的计数器和时间显示模块的设计思想相同。 不同点： 方案一是二选一数据选择器输出来控制计数器的时钟输入， 而方案二是通过 控制器来控制计数器的输入输出。两者相比，虽然方案二结构简单、思路易懂，但方案二 需要使用双向端口，而双向端口在控制方面不如二选一数据选择器易操作，准确。因此， 综合考虑，我们选择了方案一进行设计。 2、各功能模块设计 21 计数器 A 秒计数模块：秒计数，在频率为 1HZ 的时钟下以 60 次为循环计数，并产生进位信 号影响分计数； （程序见附录 1） B 分计数模块：分计数，在秒进位信号为高电平时，计数一次，同样以 60 次为一个 循环计数，同时产生分进位信号影响时计数； （程序见附录 1） CLK 计计 数数 器器 时间时间 显示显示 模块模块 控控 制制 器器 - 3 -
