SCAU工程EDA课程设计—1_100s计时器的FPGA实现

1、 可编程逻辑器件电路设计 课程设计报告 1/100 计时器的计时器的 FPGA 实现实现 姓 名： 班 级： 学 号： 指导老师： 日期： 2012.12.032012.12.14 1/100 计时器的 FPGA 实现 摘 要 高精度计时器常用于体育竞赛及各种要求有较精确定时的技术领域。通常，采用中 规模集成电路即可实现高精度计时器的设计。 本项研究将基于新一代硬件描述语言(HDL)、 采取 ASIC(专用集成电路)设计方法， 实 现 1/100s 计时器的前端设计。本计时器包括 5 个模块：消抖模块、时钟分频模块、开关 及控制模块、时钟定时模块、 显示模块，以完成 1/100s 计时器所界定

2、的功能。 在消抖模块中，将产生消除抖动后的 RST0(复位脉冲输出)和 EN0(启/停脉冲输出)。 时钟分频子模块。 clk_div 实际上是一个用计数器进行分频的分频电路， 得到用于计时的 100Hz 脉冲信号和消除抖动的 25Hz 脉冲信号。控制子模块是根据计时器的工作状态，控 制是否输出计数允许信号 enable，它用于控制计数子模块的计数工作。计时子模块是一 个定时计数器，用来产生要显示的 5 位计时信息，当使能信号 enable 有效时计数器使能 或暂停。计时器显示模块的输入信号为计时模块输出的计时信息；它的输出信号是 WEI 和 DIG，驱动用于计时显示的 5 个 LED 七段显示

3、数码管。在输出信号中，由于六进制计数 器循环计数，LED 四段显示数码管循环点亮来显示计时器的计时输出。 对各个功能模块进行硬件描述以后，然后采用新一代可编程逻辑器件开发软件平台 Quartus II，进行逻辑功能仿真与时序验证，并在 FPGA 开发板上进行了综合和适配。 关键词：计数器 HDL 集成电路设计 仿真 1/100 计时器的 FPGA 实现 1.方案比较与选择 . 1 1/100s 计时器的功能描述 . 1 2.底层文件仿真与分析 6 2.1 底层文件简介 6 2.1.1 消抖模块 9 2.1.2 时钟分频模块 10 2.1.3 控制模块 11 2.1.4 计时模块 12 2.1.5 扫描模块 13 2.2 底层文件仿真与分析 14 2.2.1 计时模块的时序仿真 14 2.2.2 控制模块的时序仿真