1、 1 毕业设计论文毕业设计论文 施密特上 VT+，内部触发器发生翻转。当 VI 逐步下降时，致使 VIVT-。所以只要 VIVT+电路就稳定在高电平，这样就 有效的防止了杂波的干扰，并使输出得到 矩形脉冲，符合了下级计数的需求。典 型的施密特其工作波形如下： 本施密特触发器选用 40106，管脚如下，可 以看出内部含有六路同样的施密特触发器， 我们只使用其中一组， 10 输入端 IN1 IN2 IN3 IN4 IN5 IN6 输出端 OUT1 OUT2 OUT3 OUT4 OUT5 OUT6 接地端 VSS 电源端 VDD 输入电压 5V 2 计数电路计数电路 计数器的位数直接影响频率测试的准
2、确性，可知位数越多测试越准确。 但在 电机转速一般不超过 100 转，采用 2 位使进制已经足够（即 2 个数码管） ，但考 虑此电路有其他用途故仍采用四个十进制计数器。有许多中规模器件可供选择， 该计数器需具有异步置 O 功能，因为当重新开始测量之前需将上次测量结果清 除，从 O 开始对时钟 CP 计数，得到 N。 本电路采用四个同步计数器接成串行工作方式，查数字电路产品资料后，准 备采用 CD4518，管脚如下图，该 IC 是一种同步加数器，在一个封装中含有两 个可互换二/十进制计数器，其功能引脚分别是和。该计数器是单路 系列， 脉冲输入 （1 或 2 脚； 9 或 10 脚） ， 4 路
3、 BCD 码输出（36 脚； 1114 脚） 。 11 (CD4518)(CD4518) CLOCK A-异步清除输入端（低电平有效），CLOCK B同步并行置入控制 端。 ENABLE A-时钟脉冲输入端（上升沿有效），ENBLE -计数控制端。 Q1 A-Q4 A 并行数据输入端，Q1B-Q4B 输出端。 RESET A-计数控制端，RESET B-进位输出端。 VSS-接地端，VDD-电源输入端（输入电压为 57V）。 其工作波形如下： 从 4518 应用手册给出的真值表看出 ，CD4518 有两个时钟输入端 CP 和 EN（ENABLE A 或 B），若用时钟上升沿触发，信 号从 CP
4、 端输入， 此时 EN 端接高电平“1”，若用时钟下降沿触发，信号从 EN 端输入，此时 CP 端应接低电平“0”，不仅如此，清零端（RESET）也应该保持低电平 “0”， 12 只有满足了这些条件，电路才会处于计数状 态。 我们还从真值表里可以得出，利用 EN 端为下降沿触发的特点组成 N 位十 进制计数器。 从波形分析， 当输入端的计数脉冲到第 10 个时， 电路自动复位 0000 状态， 因为 4518 没有进位功能的引脚， 所以应该充分利用第 6 或 14 脚输出脉冲 的下降沿，利用该脉冲和 EN 端相连，就可以实现电路进位的功能，根据分析结 果，电路设计如下： 另外从 4518 波形
5、参数表可查其 RESET 端所需的清零电平宽度在 VDD=5V 时应该大于 250ns， 既清零信号宽度应至少大于 250ns 才能有效的将计数器清零， 从测量的准确度要求来看，250ns 周期的频率 f=1/=1/250=4M，远远大于我们 所测量的频率最高值 10KH， 所以我们至少可以将其运用与小于 M 级别频率的测 13 量。现在可以得出结果清零信号宽度应大于 250ns，以此作为时钟设计电路的参 考数据。 3 锁存电路锁存电路 锁存集成有电平和边沿触发之分，设计时要充分考虑进去，内部构造大都采 用 D 触发器形式，使用电平或者脉冲方式来触发。而从前面的分析看，本次设 计的锁存电路必须
6、采用边沿触发方式的集成电路来实现， 因为假如采用电平方式 的话，那么在秒脉冲的正半周（既高电平）会使锁存器一直处于导通状态，不能 正常显示测量值。 因此采用边沿触发就可以在极短的时间内将所需要的数据进行 传送，而在其它时间内处于封闭状态。 查阅数据集成资料并，发现 8D 锁存器 74LS324 正适合要求，这款集成多在 计算机电路中运用，而且容易购买，此集成为 20 脚封装，内部有 8 个 D 锁存器， 采用两个这样的集成便可以实现 4 位 10 进制的数据传输， 它以上升沿来作为 CP 端（即 CLK）的有效触发，将 8 个 D 输入同时打到输出 Q 端，在输出端加有三 态驱动，其内部其管脚排列如下右图，内部构造（单个 D 触发器）如下右图 各管脚功能如下： OE-复位端， D0-D7 为输入端， O0-O7 为输出端， VCC电源端 （接 5V 电源） ， CP- 时钟脉冲端，GND-接地端。 从此集成参数和真值表（如下），在其 （1） 脚使能端加上低电平才能有 效得
