1、 设设 计计 报报 告告 课程名称课程名称 在系统编程技术在系统编程技术 任课教师任课教师 设计题目设计题目 EDA 课程设计课程设计数字钟数字钟_ 班级班级 12 电子信息工程电子信息工程 姓名姓名 学号学号 日期日期 2013-6-8 1 摘要：摘要：EDA 技术在电子系统设计领域越来越普及，本设计主要利用 VHDL 语言在 EDA 平台上 设计一个电子数字钟，它的计时周期为 24 小时，显示满刻度为 24 时 59 分 59 秒，另外还具 有正常时、分、秒计时，动态显示，清零、快速校时，校分、整点报时。利用硬件描述语言 VHDL 对设计系统的各个子模块进行逻辑描述，采用模块化的设计思想完
2、成顶层模块的设 计，通过软件编译、逻辑化简、逻辑分割、逻辑综合优化、逻辑布线、逻辑仿真，最终将设 计的软件系统下载设计实验系统，对设计的系统进行硬件测试。 一、题目分析一、题目分析 1、课程设计目的：课程设计目的： EDA 课程设计是继模拟电子技术基础 、 数字电子技术基础 课程后，电信专业学生在电子技术实验技能方面综合性质的实验训 练课程，是电子技术基础的一个部分，其目的和任务是： （1） 通过课程设计使学生能熟练掌握一种 EDA 软件（QUARTUSII）的使用方法，能熟 练进行设计输入、编译、管脚分配、下载等过程，为以后进行工程实际问题的研究打下设计 基础。 （2） 通过课程设计使学生能
3、利用 EDA 软件（QUARTUSII）进行至少一个电子技术综合 问题的设计，设计输入可采用图形输入法或 VHDL 硬件描述语言输入法。 （3） 通过课程设计使学生初步具有分析、寻找和排除电子电路中常见故障的能力。 2、功能要求、功能要求： （1）要求显示秒、分、时，显示格式如下： 图1 显示格式 （2）就有调小时、分钟、秒及清零的功能。 （3）具有整点报时功能。 3、总体方框图、总体方框图： 本系统可以由秒计数器、分钟计数器、小时计数器、整点报时、分的调整以及小时的调整和 一个顶层文件构成。采用自顶向下的设计方法，子模块利用VHDL 语言设计，顶层文件用 原理图的设计方法。显示：小时采用24
4、进制，而分钟均是采用6 进制和10进制的组合。 图 2 数字钟实现原理框图 2 4 4、性能指标：、性能指标： 1）时钟计数：完成时、分、秒的正确计时并且显示所计的数字；对秒、分 60 进制计数，即从 0 到 59 循环计数，时钟24 进制计数，即从 0 到 23 循环计数， 并且在数码管上显示数值。 2）时间设置：手动调节分钟、小时，可以对所设计的时钟任意调时间，这样使数字钟真正 具有使用功能。 我们可以通过实验板上的键 4 和键 5 进行任意的调整， 因为我们用的时钟信 号均是 1HZ 的，所以每 LED 灯变化一次就来一个脉冲，即计数一次。 3）清零功能：reset 为复位键，低电平时实
5、现清零功能，高电平时正常计数。可以根据我们 自己任意时间的复位。 4）蜂鸣器在整点时有报时信号产生，蜂鸣器报警。产生“滴答.滴答”的报警声音。 5）LED 灯在时钟显示时有花样显示信号产生。即根据进位情况，LED 不停的闪烁，从而产 生“花样”信号。 根据总体方框图及各部分分配的功能可知，本系统可以由秒计数器、分钟计数器、小时 计数器、整点报时、分的调整以及小时的调整和一个顶层文件构成。采用自顶向下的设计方 法， 子模块利用 VHDL 语言设计， 顶层文件用原理图的设计方法。 显示： 小时采用 24 进制， 而分钟均是采用 6 进制和 10 进制的组合。 二、二、选择方案选择方案 顶层实体描述
6、顶层实体描述 前面已经完成了电子时钟电路的各个组成部分的设计，下面把这些 组成部分组装起来，形成完整的总体设计。该电子时钟的命名为 clock， 其外部端口如图七所示。 各个输入/ 输出端口的作 用如下： （1）clk 为外部时钟信号，其频率为 1Hz，reset 为异步清零信号. （2）sethour 和 setmin 分别为调时调分脉冲输入信号 ，当 en_set 为高电平时，每来一个 sethour 脉冲或 setmin 脉冲，时、分输出将分别加 1； （3）second6.0为秒的个位和十位 BCD 码输出，min60为分钟的个位和十位 BCD 码 输出，hour6.0为小时的个位和十位 BCD 码输出，它们最终中用来驱动七段数码管， lamp2.0为花样显示输出信号，speak 为整点报时扬声器驱动信号 图 3 3 三、细化框图三、细化框图 1、模块划分模块
