1、 一：课程设计的背景与目的一：课程设计的背景与目的 全面熟悉、掌握 VHDL 语言基本知识，掌握利用 VHDL 语言对常用的的组合逻辑电路和 时序逻辑电路编程，把编程和实际结合起来，熟悉编制和调试程序的技巧，掌握分析结果的 若干有效方法，进一步提高上机动手能力，培养使用设计综合电路的能力，养成提供文档资 料的习惯和规范编程的思想。 1、EDA 技术 人类社会已进入到高度发达的信息化社会。 信息化社会的发展离不开电子信息产品开发 技术、产品品质的提高和进步。电子信息产品随着科学技术的进步，其电子器件和设计方法 更新换代的速度日新月异。 实现这种进步的主要原因就是电子设计技术和电子制造技术的发 展
2、，其核心就是电子设计自动化（EDA）技术，EDA 技术的发展和推广应用又极大地推动了 电子信息产业的发展。为保证电子系统设计的速度和质量，适应“第一时间推动产品”的设 计要求，EDA 技术正逐步成为不可缺少的意向先进技术和重要工具。 2、课程设计的目的 （1）理解 EDA 开发应用系统的基本思路及方法； （2）练习使用 vhdl 语言编写应用程序的基本步骤； （3）学习 EDA 开发过程及资料收集与整理，学会撰写课程设计报告； （4）了解数字时钟 3、实验环境： （1）MAX+plusII 10.2 操作环境 二、数字时钟的总体结构设计数字时钟的总体结构设计 数字时钟是计数器的综合应用，由分频
3、器，十分之一秒，秒钟，分钟，时钟组成。十分 之一秒由十进制计数器组成，秒由六十进制计数器组成，分钟由六十进制计数器组成，时钟 由十二进制计数器组成，时钟的计时范围是 00：00:00：011:59:59：9。同时为了显 示当前时钟的时间， 在设计一个显示电路。 另外清零电路只需要输入一些控制信号给时钟电 路即可。 数字时钟电路的设计分为分频器模块，十分之一秒计数模块，秒模块，分计数模块，小 时计数模块，利用 VHDL 设计数字时钟显示电路的各个模块，并用 EDA 工具对各个模块进行 仿真验证，然后把各个模块进行整合，最后显示相应的输出状态。 通过以上分析可得以下框图： 二、二、数字时钟的子模块
4、设计数字时钟的子模块设计 本系统主要由十分之一秒计数器、秒计数器、分钟计数器、小时计数器构成，采用自 顶向下的设计方法，子模块利用 VHDL 语言设计，小时采用 12 进制，分钟采用 60 进制，秒 采用 60 进制和十分之一秒采用 10 进制。 时钟信号的频率由振荡器产生，由于最小单位是十分之一秒，所以时钟信号经分频器 后输出频率为 10HZ 的秒脉冲 CLK。时钟电路的输入端 CLK 是连续脉冲，CLRN 是高电平系统 复位，EN 是高电平使能端，输出端是十分之一秒的个位，秒的个位，十分之一秒的十位， 分钟个位，分钟十位，时钟个位，时钟十位，最后由 7 个数码显示管显示各位的值。 （1）分
5、频器： 小时显示器 时译码器 时计数器 秒译码器 分译码器 分计数器 秒计数器 0.1 秒译码 0.1 秒计数器 分频器 分显示器 秒显示器 0.1秒显示器 脉冲 library ieee; use ieee.std_logic_1164.all; entity fenpin is port( clka:in std_logic; clki: out std_logic); end entity; architecture one of fenpin is signal cnt_10hz: integer range 0 to 399; begin process(clka) begin if
6、(clkaevent and clka=1) then cnt_10hz=cnt_10hz+1; if(cnt_10hz=399) then cnt_10hz=0; elsif(cnt_10hz199) then clki=1; else clki=0; end if; end if; end process; end one; 仿真图： （2）十分之一秒计数器： 程序如下： LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY SECOND_01 IS PORT ( CLK: IN STD_LOGIC; CLR: IN STD_LOGIC; EN: IN STD_LOGIC; Q: OUT STD_LOGIC_VECTOR(3 DOWNTO 0); CO: OUT STD_LOGIC); END SECOND_01; ARCHITECTURE ART OF SECOND_01 IS SIGNAL QI: STD_LOGIC_VE
