1、 序号序号 综合成绩综合成绩 优秀（优秀（ ）良好（）良好（ ） 中等（中等（ ）及格（）及格（ ） 不及格（不及格（ ） 教师（签名）教师（签名） 批改日期批改日期 EDAEDA 技术课程设计报告技术课程设计报告 课题：课题： 数字电子钟逻辑电路设计数字电子钟逻辑电路设计 院系院系 电子与电气工程学院电子与电气工程学院 专业专业 电气工程及其自动化电气工程及其自动化 目录 一、课程设计任务及要求 1 1.1 实验目的 1 1.2 功能设计 1 二、整体设计思想 1 2.1 性能指标及功能设计 1 2.2 总体方框 2 2.3FPGA 芯片介绍 . 2 三、编译与调试 3 3.1 数字钟的基本
2、工作原理： 3 3.1.1 调时、调分信号的产生. 3 3.1.2 计数显示电路. 4 3.2 设计思路 4 3.3 设计步骤 5 3.3.1 工程建立及存盘. 5 3.3.2 工程项目的编译. 5 3.3.3 时序仿真. 6 3.3.4 引脚锁定. 6 3.3.5 硬件测试. 6 3.3.6 实验结果. 7 四、程序设计 8 五、实验电路图 16 5.1 实验原理图 16 5.2 PCB 图 16 六、心得体会 17 七、 参考文献 18 1 一、课程设计任务及要求一、课程设计任务及要求 1.1 实验目的实验目的 1）掌握 VHDL 语言的基本运用 2）掌握 QuartusII 的简单操作并
3、会使用 EDA 实验箱 3）掌握一个基本 EDA 课程设计的操作 1.2 功能设计功能设计 要求显示格式为小时分钟秒钟，整点报时，报时时间为 5 秒，即从整 点前 5 秒钟开始进行报时提示，LED 开始闪烁，过整点后，停止闪烁。调整时 间的按键用按键模块的 S1 和 S2，S1 调节小时，每按下一次，小时增加一个小 时，S2 调整分钟，每按下一次，分钟增加一分钟。另外用 S8 按键作为系统时 钟复位，复位后全部显示 000000。 二、整体设计思想二、整体设计思想 2.1 性能指标及功能设计性能指标及功能设计 1）时、分、秒计时器 时计时器为一个 24 进制计数器，分、秒计时器均为 60 进制
4、计数器。当秒计 时器接受到一个秒脉冲时，秒计数器开始从 00 计数到 59，此时秒显示器将显示 00、01、02、.、59、00；每当秒计数器数到 00 时，就会产生一个脉冲输出送 至分计时器，此时分计数器数值在原有基础上加 1，其显示器将显示 00、01、 02、.、59、00；每当分计数器数到 00 时，就会产生一个脉冲输出送至时计时 器，此时时计数器数值在原有基础上加 1，其显示器将显示 00、01、02、.、 23、00。 2）校时电路 当开关拨至校时档时，电子钟秒计时工作，通过时、分校时开关分别对时、 分进行校对，开关每按 1 次，与开关对应的时或分计数器加 1，当调至需要的时 与分
5、时，拨动 reset 开关，电子钟从设置的时间开始往后计时。 2 2.2 总体方框总体方框 2.3FPGA 芯片介绍芯片介绍 SOPC-NIOSII EDA/SOPC 实验开发系统是根据现代电子发展的方向，集 EDA 和 SOPC 系统开发为一体的综合性实验开发系统，除了满足高校专、本科 生和研究生的 SOPC 教学实验开发之外， 也是电子设计和电子项目开发的理想工 具。整个开发系统由核心板 SOPC-NiosII-EP2C35、系统板和扩展板构成，根据 用户不同的需求配置成不同的开发系统。 SOPC-NiosII-EP2C35 开发板是在经过长期用户需求考察后，结合目前市面 上以及实际应用需
6、要， 同时兼顾入门学生以及资深开发工程师的应用需求而研发 的。就资源而言，它已经可以组成一个高性能的嵌入式系统，可以运行目前流行 的 RTOS， 如 uC/OS、 uClinux等。 系统主芯片采用 672 引脚、 BGA 封装的 EP2C35 FPGA，它拥有 33216 个 LE，105 个 M4K 片上 RAM（共计 483840bits），35 个 1818 硬件乘法器、4 个高性能 PLL 以及多达 475 个用户自定义 IO。板上提供 了大容量的 SRAM、 SDRAM 和 Flash ROM 等以及常用的 RS-232、 USB2.0、 RJ45 接口和标准音频接口等，除去板上已经固定连接的 IO，还有多达 260 个 IO 通过 不同的接插件引出，供用户使用。所以，不管从性能上而言，还是从系统灵活性 上而言，无论您是初学者，还是资深硬件工程师，它都会成为您的好帮手。如图 2.3 所示： 3 图 2.3FPGA 系统功
