1、 数字电子技术课程设计 课程设计题目：电子秒表的设计 ：电子秒表的设计 1 目录目录 摘要 2 1 引言. 3 1.1 设计目的 3 1.2 技术要求 3 1.2.1 基本要求. 3 1.2.2 提高要求. 3 1.3 设计内容 3 1.4 工作原理 3 2 设计框图. 4 3 各个部分功能简介. 5 3.1 按键去抖电路 5 3.2 控制器电路 5 3.3 时钟产生电路 7 3.4 计时电路 8 3.5 显示译码电路 9 3.6 50000 分频电路 10 4 硬件仿真. 12 4.1 顶层逻辑图 12 4.2LB0 介绍. 13 4.3 硬件仿真 13 5 课程设计的心得体会. 14 参考
2、文献 15 附 录 16 ：电子秒表的设计 2 摘要 本文以数字电子技术作为理论基础、以 quartus软件为开发平台、以相关电路知识作为 辅助，实现电子秒表电路的设计和制作。 该电子秒表可以准确显示时间，范围为 00.0099.99。并且可以手动调节时间，随时启 动、清零、暂停记录时间等。操作起来简易、方便。 首先，本文针对电子秒表进行初步框架设计，并在对多种方案进行了认真比较和验证的 基础上，又进一步详细介绍了时间脉冲发生器、秒计数器、译码及驱动显示电路。其次，在 总体电路图组装完成以后，用 quartus软件对设计好的电路进行了仿真与调试，并逐一解决 设计过程中出现的一系列问题。 最后，
3、对照着电子秒表设计方案，对制作好的电子秒表功能 进行总体验证。并利用学院的 LB0 开发板进行硬件仿真。 关键词关键词：电子秒表 计数器 分频 quartus 、 ：电子秒表的设计 3 1 引言 1.1 设计目的 1) 掌握同步计数器 74160，74161 的使用方法，并理解其工作原理。 2) 掌握用 74160，74161 进行计数器、分频器的设计方法。 3) 掌握用三态缓冲器 74244 和 74160，74138，7448 进行动态显示扫描电路设计的方法。 4) 掌握电子秒表的设计方法。 5) 掌握在 EDA 系统软件 MAX + plus 环境下用 FPGA/CPLD 进行数字系统设
4、计的方法，掌握 该环境下功能仿真、时序仿真、管脚锁定和芯片下载的方法。 6) 掌握用 EDA 硬件开发系统进行硬件验证的方法。 1.2 技术要求 1.2.1 基本要求 计时精度不小于 1/100 秒； 输入时钟：1 kHz； 计时器最长计时为 1 小时； 具有复位和启/停开关； 显示控制：动态 6 位七段 LED 显示，位选以 3 位编码输出。要求显示稳定，扫描 显示的频率大于 50Hz； 完成硬件验证调试工作。 1.2.2 提高要求 增加整分报时功能，即每分钟以蜂鸣器报时 1 次（1 秒钟） 。 1.3 设计内容 1) 设计可控的计数器（定时器） 、分频器、按键去抖电路和动态扫描显示电路；
5、2) 设计系统顶层电路； 3) 进行功能仿真和时序仿真； 4) 对仿真结果进行分析，确认仿真结果到达了设计要求； 5) 在 EDA 硬件开发系统上进行硬件验证与测试，确保设计电路系统能正确的工作。 1.4 工作原理 电子秒表的输入时钟为 1kHz，将其十分频后得到 100Hz 信号，再将 100Hz 的信号作为标 准信号进行计数，则计数值的分辨率为 1/100 秒，正好满足系统的要求。计数器分为 3 级， 第 1 级是一百进制计数器作 1/100 秒的计数，第 2 级是六十进制计数器作秒的计数，第 3 级 是六十进制计数器作分的计数。电子秒表的计数受控制模块的控制，控制模块接收“起/停” ：电
6、子秒表的设计 4 按键的输入，当计数停止时，接收到“起/停”按键则启动计数；当正在计数时，接收到“起 /停”按键则停止计数。所以“起/停”键是一个反复键。为了保证系统操作的可靠性，设计 了一个按键去抖动电路。 2 设计框图 图 1 电子秒表构成框图 译码显示 六进制计数 器 十进制计数器 六进制计数器 十进制计数器 十进制计数器 十进制计数器 脉冲源 分十位 分个位 秒十位 秒个位 0.1s 0.01s 启动停止 电路 与 非 清零 ：电子秒表的设计 5 3 各个部分功能简介 3.1 按键去抖电路 按键去抖电路 keyin 模块如图 2 所示。任何按键在触点接触和断开的瞬间都会产生机械抖 动， 如果不进行处理， 每一次按键有可能产生若干次的响应， 一般抖动的时间小于 20ms。 Keyin 模块能完成对输入信号的去抖动处理，它利用两个串接的边沿 D 触发器来消除高频抖动，当 在 CLK 端输入一个频率为 25Hz 的方波信号时，其输出信号就能得到宽度固定为 20ms 的单 脉冲信号。图 3 是仿真波形，从
