1、 电子信息学院 课程设计报告 课 程 名 称: 数字系统设计课程设计 题 目: 多功能数字钟设计 年级/专业/班: 2011 级电科 X 班 学 生 姓名 1: xxx 学 号: 学 生 姓名 2: xxx 学 号: 2014 年 7 月 1 日 目 录 1 课程设计目标和流程分析. 3 1.1 课程设计目标 . 3 1.2 开发环境说明 . 3 1.3 设计流程说明 . 4 2 系统设计. 5 2.1 系统架构设计 . 5 2.2 子模块分析 . 5 2.3 调试结果 . 7 3 小结. 8 附录：主要代码 9 课程设计目标和流程分析课程设计目标和流程分析 1.1 课程设计目标课程设计目标
2、基于 Verilog 语言描述系统的功能；在 quartusII 环境中编译通过；仿真通过并 得到正确的波形；掌握数字系统的分析和设计方法。能够熟练的、合理的选用集 成电路器件。掌握数字钟得设计制作方法。 用 Verilog硬件描述语言设计数字钟，实现的目标如下： 1）具有时、分、秒计数显示功能，以二十四小时循环计时。 2）具有调节小时，分钟的功能，可以通过按键选择时和分。 3）具有整点报时及闹铃时间可调的功能。 4）数字钟具有四种模式：正常显示、时间调整、闹铃时间调整、秒表。 1.2 开发环境说明开发环境说明 硬件：采用基于 EP1C12Q240C8 芯片的 FPGA 开发平台 FPGA（F
3、ieldProgrammable Gate Array） ，即现场可编程门阵列，它是在 PAL、GAL、CPLD 等可编程器件的基础上进一步发展的产物。它是作为专用集 成电路（ASIC）领域中的一种半定制电路而出现的，既解决了定制电路的不足， 又克服了原有可编程器件门电路数有限的缺点。 FPGA 采用了逻辑单元阵列 LCA （Logic Cell Array） 这样一个概念， 内部包括可配置逻辑模块 CLB （Configurable Logic Block ） 、输入输出模块 IOB （ Input Output Block ）和内部连线 （Interconnect）三个部分。 现场可编程门
4、阵列（FPGA）是可编程器件，与传 统逻辑电路和门阵列（如 PAL，GAL 及 CPLD 器件）相比，FPGA 具有不同的 结构。FPGA 利用小型查找表（161RAM）来实现组合逻辑，每个查找表连接 到一个 D 触发器的输入端，触发器再来驱动其他逻辑电路或驱动 I/O，由此构成 了既可实现组合逻辑功能又可实现时序逻辑功能的基本逻辑单元模块， 这些模块 间利用金属连线互相连接或连接到 I/O 模块。FPGA 的逻辑是通过向内部静态存 储单元加载编程数据来实现的， 存储在存储器单元中的值决定了逻辑单元的逻辑 功能以及各模块之间或模块与 I/O 间的联接方式， 并最终决定了 FPGA 所能实现 的
5、功能，FPGA 允许无限次的编程。: 硬件：采用 quartusII Quartus II 是Altera公司的综合性PLD/FPGA开发软件， 支持原理图、 VHDL、 VerilogHDL 以及 AHDL（Altera Hardware Description Language）等多种设计 输入形式，内嵌自有的综合器以及仿真器，可以完成从设计输入到硬件配置的完 整 PLD 设计流程。 语言：Verilog HDL 硬件描述语言简介 Verilog HDL 就是在用途最广泛的 C 语言的基础上发展起来的一种硬件描述 语言， 它是由 GDA(Gateway Design Automation)
6、公司的 PhilMoorby在 1983 年 末首创的，最初只设计了一个仿真与验证工具，之后又陆续开发了相关的故障模 拟与时序分析工具。1985 年 Moorby 推出它的第三个商用仿真器 Verilog-XL,获 得了巨大的成功， 从而使得 Verilog HDL 迅速得到推广应用。 1989 年 CADENCE 公司收购了 GDA 公司，使得 VerilogHDL 成为了该公司的独家专利。1990 年 CADENCE 公司公开发表了 Verilog HDL,并成立 LVI组织以促进 Verilog HDL 成 为 IEEE 标准， 即 IEEE Standard 1364-1995. 模块是 Verilog 的基本描述单位， 用于描述某个设计的功能或结构及其与其他模块通信的外部端口。 一个设计的结 构可使用开关级原语、门级原语和用户定义的原语方式描述; 设计的数据流行为 使用连续赋值语句进行描述; 时序行为使用过程结
