1、数字秒表课程设计 0 数字秒表设计数字秒表设计 专 业： 自动化 班级学号： 509 姓 名： 2011 年 6 月 14 日 数字秒表课程设计 1 目录目录 数字秒表设计实验任务书数字秒表设计实验任务书.2 一、设计实验目的： 2 二、设计实验说明及要求： . 2 三、数字秒表组成及功能： . 2 四、系统硬件要求： 2 五、设计内容及步骤： 3 六、硬件实现 3 实验报告实验报告3 一、数字秒表顶层设计 3 二、数字秒表内部设计 4 1、分频器 .4 2、十进制计数器5 3、六进制计数器6 4、二十四进制计数器.8 5、数据选择和数码管选择模块 .9 6、数码管驱动模块： 10 三、数字秒
2、表仿真波形 12 四、硬件验证 12 五、实验总结 12 数字秒表课程设计 2 数字秒表设计实验任务书数字秒表设计实验任务书 一、设计实验目的：一、设计实验目的： 在 MAX+plusII 软件平台上，熟练运用 VHDL 语言，完成数字时钟设计的软 件编程、编译、综合、仿真，使用 EDA 实验箱，实现数字秒表的硬件功能。 二、设计实验说明及要求：二、设计实验说明及要求： 1、数字秒表主要由：分频器、扫描显示译码器、一百进制计数器、六十 进制计数器（或十进制计数器与 6 进制计数器）、十二进制计数器（或二十四 进制计数器）电路组成。在整个秒表中最关键的是如何获得一个精确的 100HZ 计时脉冲，
3、除此之外，数字秒表需有清零控制端，以及启动控制端、保持保 持，以便数字时钟能随意停止及启动。 2、数字秒表显示由时（12 或 24 进制任选）、分（60 进制）、秒（60 进 制）、百分之一秒（一百进制）组成，利用扫描显示译码电路在八个数码管显 示。 3、能够完成清零、启动、保持（可以使用键盘或拨码开关置数）功能。 4、时、分、秒、百分之一秒显示准确。 三三、数字、数字秒表秒表组成及组成及功能：功能： 1、分频率器：用来产生 100HZ计时脉冲； 2、二十四进制计数器：对时进行计数； 3、六进制计数器：分别对秒十位和分十位进行计数； 4、十进制计数器：分别对秒个位和分个位进行计数； 5、扫描显
4、示译码器：完成对 7 字段数码管显示的控制； 四、系统硬件要求：四、系统硬件要求： 1、时钟信号为 10MHz； 2、FPGA芯片型号EPM7128LC8415、EP1K30TC1443或EP1K100QC2083 （根据实验箱上 FPGA 芯片具体选择）； 3、8 个 7 段扫描共阴级数码显示管； 4、按键开关（清零、启动、保持）； 数字秒表课程设计 3 五、五、设计内容及步骤：设计内容及步骤： 1、根据电路持点，用层次设计概念。将此设计任务分成若干模块，规定 每一模块的功能和各模块之间的接口，同时加深层次化设计概念； 2、软件的元件管理深层含义，以及模块元件之间的连接概念，对于不同 目录下
5、的同一设计，如何熔合； 3、适配划分前后的仿真内容有何不同概念，仿真信号对象有何不同，有 更深一步了解。熟悉了 CPLD/FPGA 设计的调试过程中手段的多样化； 4、按适配划分后的管脚定位，同相关功能块硬件电路接口连线； 5、所有模块尽量采用 VHDL 语言设计。 六、硬件实现六、硬件实现 将时序仿真正确的文件下载到实验箱中的 EPM7128LC8415、 EP1K30TC1443或EP1K100QC2083中，通过合适的管脚分配，将相应的管脚 连接起来，验证设计是否完成设计要求； 实验报告实验报告 一、数字秒表顶层设计一、数字秒表顶层设计 外部输入：启动/停止信号（start）； 10MH
6、Z 的时钟信号（clk）； 清零信号（clr）； 外部输出：位选控制信号（sel0、sel1、sel2）； 7 段数码管显示信号（led0、led1、led2、led3、led4、led5、 led6、led7）； 数字秒表课程设计 4 数字秒表顶层原理图 二、数字秒表内部设计二、数字秒表内部设计 1、分频器、分频器 功能：将 10MHz 的时钟信号转换成 100Hz 的计时脉冲，使秒表正常工作。 图标： VHDL 语言： library ieee; use ieee.std_logic_1164.all; 数字秒表课程设计 5 entity div is port(clr,clk: in bit;q: buffer bit); end div; architecture a of div is signal counter:integer range 0 to 49999; begin process(clr,clk) begin if (clk=1 and clkevent) then if clr=1 then counter=0; els
