1、 组合逻辑电路课程设计 之四位二进制加减法器 作者 :芦士光 2907303007 摘要 : 加法器即是产生数的和的装置。加数和被加数为输入，和数与进位为输出的装置为半加器。若加数、被加数与低位的进位数为输入，而和数与进位为输出则为全加器。对于 4 位的二进制加法，相关的有五个的量： 1，被加数 A， 2，被加数 B， 3，前一位的进位 CIN， 4，此位二数相加的和 S， 5，此位二数相加 产生的进位 COUT。前三个量为输入量，后两个量为输出量，五个量均为 4 位 . 本文采用 4 位二进制并行加法器原理，选择 74LS283， 74LS283 是 4 位二进制先行进位加法器，它只用了几级
2、逻辑来形成 ,并连接几个异或门，由其构成 4位二进制加法器 /减法器，并用 Verilog HDL 进行仿真。 关键字 : 全加器 ,异或门 ,74LS283, verilog,加法 /减法功能 . 总的电路设计 一 .硬件电路的设计 本电路 74LS283 为核心元件 ,其逻辑符号为 U174LS283DSUM_4 10SUM_3 13SUM_1 4SUM_2 1C4 9B411A412B315A314B22A23B16A15C07 全 加器由加位输入 X 和 Y,还有进位输入 CIN,3 个输入的范围是 03,可以用两个输出位表示 .S(全加和 )和 COUT(送给高位的进位 ).满足下面等式 . C I NYC I NXYXC O U TC I NYXC I NYXNCIYXNCIYXC I NYXS 实现全加器的电路图如下
