1、外文原文：http:/ 中文 4275 字 An alternative method of precise frequency by the aid of a DDS 基于 DDS 精密频率测量的一种替代方法 本文介绍了一种闭环频率测量方法，其主要组成是一个频率比较器 (FC)和直接数字合成器 (DDS)。 在 FC 的每个输入端， DDS 作为标准信号发生器。 FC 接收 DDS 的 硬性受限 波形以及未知的频率。通过两个信号的比较，一个可以控制向上 /向下计数器的逻辑输出产生了。作为频率控制字（ FSW），计数器的输出指示 DDS 产生一个新的接近未知频率的正弦波
2、。当循环稳定下来，频率控制字会给出对未知频率的估计数值。利用 DDS 固有的高分辨率和环路抗噪能力这两个优势，设计出了同样精确和不受影响的频率计。所有附加的在一定程度上与仪器的显示相关的阶段都会被显示出来。 1 简介 最常用的测频技术采用可以在预定的时间窗口（光圈）内对未知频率的脉冲计数的 计数器 。此外，在一个或多个未知周期内对参考频率的脉冲进行计数的方法也很常见。在后一种情况下，估计的是周期而不是频率。参考文献里标号为 2到 6 的文章研究了低频率的测量问题并集中在心脏（心脏）信号的频率范围内（几赫兹）或 在电源频率内（ 50-60 赫兹）。 这些技术实际上是在测
3、量信号的周期，并使用某种方法来计算它的倒数，即频率。 在文献 2中，频率是由查找表的方法计算出来的。 其他文献 4-6的是以微处理器或以微控制器为基础的。 上述方法的特点是开环，即数字计数器在预定时间间隔内计数，之后计算结果。本文提出的方法的特征是闭环 形式。这个术语 “闭环 ”意思着我们表示了某种反馈。电路中产生一个已知（被控）频率的波形，并将波形反馈到频率比较阶段，频率比较阶段将连续地强制已知频率的波形接近未知的（输入）的频率。产生上述提及的受控频率波形的是一个直接数字合成器。 2 直接数字频率合成器 一个典型的直接数字频率合成器包含一个存储正弦波（正
4、弦查找表 LUT）样本的 RAM。频率控置字（ FSW）决定相位步长，将会在其控制下扫描 这些样本。一个典型的频率设置字是 32 位宽，但也可使用具有较高的频率分辨率的 48 位合成器。相位累加器产生连续的正弦查找表的地址， 并生成一个数字正弦波输出信号。 DDS 的数字部分，即相位累加器和查找表，被称为数控振荡器（ NCO）。最后阶段，相对于前一个阶段来比，主要是模拟的，包括一个 D / A 转换器和其后的滤波器。 滤波器使数字正弦波更平滑， 从而产生连续的输出信号。 在需要方波输出的应用中，这由一个滤波器后的 硬性限幅器 来保持。 这不等于使用例如相位累加器的最高位输出而不是滤波后的、 硬
5、性限幅的 波形，因为这样会遇到很大的抖动。 对于 n 位系统，输出信号的频率是按以下方式计算的；如果相位步长等于 1，累加器的计数每次将加 1，加 2n 个 时钟周期次作为整个查找表的地址，从而生成一个周期的 输出正弦波。这是该系统能生成的最低的频率，也是它的频率分辨率。设置频率控制字为 2，计数器的结果间隔数为 2，以 12n 个 时钟周期来完成一个周期的正弦波输出。可以很容易看出，对于任意整数 m，其中 m < 12n ，为了 生成一个周期的 输出正弦波所累加的时钟周期数是 2n /m，输出频率（ fDDS）和频率分辨率（ fres）公式如下： fDDS=2
6、clknmf fres= fclk/2n 当 n = 32，时钟频率 fclk = 33 MHz 时，频率分辨率为 7.68 毫赫兹。如果 n 增加至 48，时钟频率相同，分辨率为 120 nHz 是可能的。 3 频率测量技术的提出 让我们产生目前设计的想法来自于用于频率分辨率极高的 DDS 设备并且它 的优势由于它的闭环形式的抗噪声能力进一步加强 。 一个（已知）频率源，即 DDS，采用闭环实现并且被迫逐步产生频率等于未知输入频率的输出信号。 在 DDS 系统中，一个经验法则是可以接受的最大合成频率为时钟频率的 25（远低于奈奎斯特限制）。
7、根据这一点，我们使用 33 MHz 时钟的原型可以有效地产生频率直到 8 兆赫。在砷化镓产品来看，我们可以知道，最近的 DDS 设计可以在高达400 兆赫的时钟频率下运作。因此，通过目前的方法，频率计数器工作频率达 100 MHz 是可以实现的。分辨率将取决于频率控制字的数值和时钟频率。 DDS 的时钟频率是非常重要的，因为当它减小所提方案的频率分辨率（定义为 fclk /2n ）更好，即更高。 时钟频率下降带来的影响是能够限制计数器的最大计数的最大输出频率随之减小。 主要模块如图 1 所示。其中包括频率比较器和 DDS。为了克服特定频率比较器的一些缺点，校正阶段已被纳入。这一阶段
8、也可用于测量提取，以显示正确的读数。 3.1 电路的操作 该电路工作在这样一种方式下：在一开始测量时， DDS 的输出频率会被逐次逼近的方式所控。 最初的 DDS 频率将是其最大值的一半。 此外，该步骤将频率近似等于 DDS 的最大频率的 1/ 4。根据比较器输出的频率，在每一个逼 近中，频率都会被一分为二并且加到或被减到 DDS 的频率控制字中。在步长下降到一时逼近过程停止。在此之后，向上 /向下计数器将会代替逼近机制。 在适当的修正和解码后，数字的频率控制字被显示在一个输出设备中，即一台液晶显示器或任何其他合适的方式。 或者，频率控制字也可
9、以被记录下来，也可以由计算机读取。 总结这一初步的方法，我们可以知道，所 提出的方法是用于被迫产生和未知频率几乎相等的频率信号的数字控制合成器的。 3.2 频率比较 频率比较似乎是在设计中最关键的阶段。该实现是基于一种改进的相位 /频率比较器，该比较器在飞利浦 74HC4046 PLL 设备中完成生产 。它主要包括两个计数最多计到 2 的二进制计数器和一个 RS 触发器。 当频率较低，即周期较大时，频率比较器发挥作用，包括（包含）至少一个或多个更高频率（更小周期）的完整周期。 这意味着，两个或两个以上的较高频率波形的上升边缘将会被纳入在较低频率
10、周期内。鉴于上述情况，电路操作如下：当第一个计数器（ 1 号）在一个 DDS 的周期内遇到两个未知频率的上升边缘，它会设置 RS 触发器的输出。作为向上 /向下计数器的上升 / 下降的控制输入，RS 触发器的逻辑 “1”强制 DDS 升高其输出频率。 相反，当第二个计数器（ 2 号）在一个未知频率的周期内记录到两个 DDS 输出信号的上升沿，它又重置 RS 触发器的输出。这个动作降低了 DDS 的频率。 人们乍地一看可以认为，合成频率可达到实测频率（符号为 fin），然后计数器停止运作。不幸的是并非如此。一个动态的机制将其代替。该电路需要一些时间来实现正确的频率的关系。
11、 我们将把这个时间称为 “迟滞 ”。 迟滞取决于最初的DDS 输出和未知频率的时序关系。最初，在迟滞期，有关更大的频率的指示是不明确的，即它可以是错误的。 当两个更高频率波形的上升边缘出现在一个较 低频率的周期内时，模糊性结束了。 如果我们考虑到这个案例： DDS 的频率等于未知频率，我们会发现，比较器的输出将翻转，说明 DDS 的频率要么是高于要么是低于未知频率。这实际上是一个可以接受的和预期的情况，因为（在电压比较器中）正好相等的情况是不可能存在的。在我们的例子中，这不是一个问题，因为这个电路集成在一个闭环之中。该循环将采取一下行动方式，经过一段短暂的时间，即迟滞，情况将得到扭转等等。滞后
12、的持续时间是可变的。这种情况被控制，原因将在后面解释。 频率比较器的模拟信号执行情况将产生更加强劲的噪音，我们坚持数字实现 ，原因有三：没有模拟组件，使得数字实现在超大型集成电路或可编程逻辑器件（ PLD）中容易完成，频率范围更宽、 响应时间 更短 。 3.3 频率比较器和数字合成器的相互作用 在对未知频率的逐次逼近之后，频率比较器意识到合成的频率较高（低）于未知频率，并在输出端产生一个可以控制向上 /向下计数器向下 (上 )计数的逻辑 0（ 1）信号。 如前所述，这个计数器的输出被认为是从频率控制字到 DDS 的阶段。在 DDS 频率最初比较低时，合成频率将会逐步增
13、加，直至达到未知频率。 这不会被频率比较器意识到并且合成频率将会在几个时钟周期继续增加，直到 比较器检测出它的两个输入频率（未知的频率和 DDS 输出频率）的正确关系。在相反（降低）的情况下，也将出现同样的现象。这是因为前面提到的滞后作用。 当 DDS 输出（ fDDS）已接近 fin，由于滞后性，没有特定的频率合成。相反，它摇摆于 f1 和 f2 之间，其中 f1 和 f2 是频率对称 fin 摆动的两个极端值。 DDS的输出可以被看作是一个三角波形的频率调制的载体。三角波形是频率控制字应用到 DDS 图 3a 的模拟表示，较低的轨迹显示频率比较器的典型频率输出。在同一个的图中，上部的轨迹显示频率控制字为了接近正确值而变化的模拟形式。利用辅助硬件电路可以将这个波形俘获：将数模转换器（ DAC）连接到上升 /下降计数器（最高位），以研究操作的输出。此处的 DAC 并没有显示在电路的框图中。换句话说，当上部的轨迹是假设的频率调制，下部的轨迹是上升 / 下降命令（输入）送至计数器。很明显，使用 “假设 ”是因为没有一个可用的波形在电路（除辅助 DAC）中。相反，其相等数值存在。如果输入频率不变，三角波波形的斜率大小是一个常数，并且取决于上升 / 下降计数器（水平轴）和 DAC 的参考电压（垂直轴）。这里的斜率为 k fin。
