1、 毕业设计（论文）外文 翻译 资料 翻译资料名称 (外文 ) An Over-Voltage Protection Circuit for CMOS Power Amplifiers 翻译资料名称 (中文 ) 应用于功率放大器的过压保护电压电路 电子信息工程 院（系） 电子信息工程 专业 学 号 Z06091045 学生姓名 指导教师 起讫日期 2009. 2. 23 2009. 6. 4 设计地点 中文译文 应用于功率放大器的过压保护 电路 摘要 随着 移动通信设备 对更高集成度和更低 成本的需求 的 增 加，使用 CMOS 功率放大器的趋势越来越多来代替 GaAs 或者 SiGe 功率放大
2、器。虽然目前 CMOS 价格 相对 比较 低廉 ，但是其 射频性能 存在 劣势 ，而且 还有 低 的 击穿电压 。这个问题 特别体现在 PA 的输出级 ，当负载不匹配 是， 导致高电压驻波比 （ VSWR） 并在 PA 输出 高峰峰值 电压 。本文在 0.13mm CMOS 工艺下设计了一个 27dBm PA，包括 VSWR 保护电路。 一个控制回路检测在 PA 输出 端 的 高电压振幅 尖峰以 降低 PA 的增益， 从而 降低输出电压摆幅 达到理想值 。 1、 引言 功率放大器是每个射频发射 机 的最重要部分之一。大多数功率放大器是基于 SiGe 或GaAs 工艺 技术， 而 收发器和基带电
3、路 更加倾向于 使用低成本 的 标准 CMOS 技术 。 CMOS PA可以使得整个完整的无线电 系统集成在单个芯片中，这对于成本和面积的减少是相当可观的。虽然 CMOS PA 的设计是一个非常大的挑战，但是 现代 深亚微米 CMOS 工艺的 性能接近 SiGe 或 GaAs PA 更加具有吸引力。 一个主要的问题是将在所有可能的情况之下保证可靠的操作。 如果负载失配时，在 PA 输出端将导致高的 VSWR，这 个问题 对于标准 CMOS晶体管 的低 击穿电压 非常重要。 本文提出了一种用于 CMOS 功率放大器 的 VSWR 保护电路。 该电路另外设计附加在一个输出功率为 27 dBm 的两
4、级差分功率放大器中。这个 PA 的设计是为了集成在 DECT电话芯片中，和参 考文献 1类似。 PA 的设计细节和测试结果参照文献 2。 本文结果如下：首先简单介绍了 PA 的 非理想影响。第三部分介绍了可能的解决方案。第四部分给出了 PA 的整体结果和设计。接着对 VSWR 保护电路做了详细的介绍，最后给出了测试和仿真结果。 2、 PA 的非理想因素 CMOS PA 的 可靠性问题 主要包括三个方面 ： 由于热载流子效应， 模拟 CMOS 电路的 RF 性能 会退化 3。 当漏极电场强度高时，沟道电子将对 Si-SiO2 表层产生破坏，从而出现热载流子效应。这将导致 MOSFET 的开启电压
5、增大使得跨导降低。 电迁移 通常是指在 电场的作用下导电离子运动造成元件或电路失效的现象。它可能会导致线路空隙，甚至差距，导致了芯片的破坏。电 迁移 是一个问题，尤其是当大的直流电流 密度 存在 同一个线路中。 最后， CMOS 晶体管 的一个致命威胁是栅氧化层或 PN 结 暴露在过高的电压下 会直接被 击穿 。 0.13m 工艺的栅级 击穿电压 根据晶体管的种类 在 4.5V8.5V 之间。 PN 结的反向击穿 电压约为 7V。 3、 天线上负载失配造成的过高电压 天线上负载失配导 致传输信号的反射 从而形成驻波。反射波的幅度和相位可以通过反射因子 来度量 。如果传输 信号幅度 为 Vf，
6、则驻波的最大幅 度为 Vmax =Vf（ 1 + |） 。因此在负载失配严重时，驻波幅度可以达到传输信号幅度的 2 倍。负载失配可以通过 驻波比（ VSWR） 来反应 ， VSWR 是驻波 最大 电压 与最小电压 的 比 值 。 A驻波比 高电压驻波 会加速 PA 电迁移的长期退化和热载流子效应， 甚至会 立即 导致晶体管的击穿。一种办法，应付 CMOS 晶体管击穿的问题是要面对它的工艺水平，融入标准 CMOS高电压兼容的晶体管。这些设备的制造过程中就必须增加额外的步骤和手段，此外，这些射频晶体管的性能一般低于标准的晶体管。 最后，很多半导体公司“无生产线，并在独立半导体 铸造厂制作。 因此，
7、有希望进行替代解决在线路水平上的问题， 电压反馈电路，以避免 线路老化，该电路只 适 用双极晶体管，不适合用于 CMOS 功率放大器。 这项工作提出了一个用于 CMOS 功率放大器 的 保护电路。这感觉在 PA 的开路漏极输出高电压和动态降低偏置和增益放大阶段。基本概念 和 6相似，但实施是不同的。两个主要组成部分，过压检测器和偏置调节，将在未来章节中讨论。 驻波比保护提出功率放大器包括一个两 个 阶段 AB 类功率放大器的核心和输出电压控制回路。一个系统的框图如图 1 所示控制回路的电压摆幅放大器 在 第二阶段的产出。如果输 出摆幅 在 一定条件下驻波或过于高电源电压，偏置，因此放大器的增益 受 限制降低，重新建立输出摆幅。 差分功率放大器需要单端转换。除芯片以外的所有 CMOS 采用 13 微米工艺。 图 1 设计功率放大器 的核心 这两个阶段的核心采用的 是功 放大器级间 和输入的匹配，结构是众所周知的，特别是对 双极型器件 功率放大器，电路图如图 2 差分设计采用了虚拟 平面， 导致了良好的偶次谐波取消 ， 该 差分 结构，尤其是一个重要的单片 机 发器，因为它减少了大功率放大器的干扰信号 和 其他组成部分。
